Verilog - Aのノードの容量の問題

[unluerdincer]

こんにちは、私は、Verilog - CADENCE三ターミナル（3ノード）スイッチを生成するために使用しています。私のVerilog - Aのファイルは、私が期待する正しいIV特性を生成しますが、私はデバイスのファンアウトを（FO）をシミュレートしようとすると、私はそのケイデンスはVerilog -で定義されているゲート容量の値をキャプチャしていません実現。 FO4とFO16の間の遅延差をキャプチャするために、私は私のverilog -モデルへのノードの容量を追加する必要があります。私はそれをパラメータとして定義してみましたが、それはCadence社で働くことができなかった。あなたが私はVerilogで私のゲート容量を定義する方法について何か提案を持って行うので、そのケイデンスは、ファンアウトをキャプチャすることができます？感謝

 

[pavel_adameyko]

こんにちは、unluerdincerあなたは私（NET1、NET2）のようになめらかに行うこととしたことがあります

 

[unluerdincer]

pavel_adameykoこんにちは、私は私のIV特性を定義するためにルックアップテーブル使用していますので、私は自分の方程式で"C"を持っていない。私はこのようにCGSを定義しようとした（* DESC ="ゲート - ソース間容量"、単位="F"*）実際のCGS、それを認識するためにケイデンスのシミュレーターを作ることができなかった。私は、ゲート容量を定義する他の方法を知らない。何か提案はありますか？感謝ディンチェル[COLOR ="シルバー"] [SIZE = 1 ]----------投稿9時07分に追加----------前の投稿は08:53だった--- -------[/SIZE] [/COLOR] pavel_adameykoこんにちは、私は私のIV特性を定義するためにルックアップテーブルを使用していますので、私は私の方程式で"C"を持っていない。私はこのようにCGSを定義しようとした（* DESC ="ゲート - ソース間容量"、単位="F"*）実際のCGS、それを認識するためにケイデンスのシミュレーターを作ることができなかった。私は、ゲート容量を定義する他の方法を知らない。何か提案はありますか？感謝のディンチェル