VerilogテストベンチでSystemVerilogのモジュール

[mundravale]

こんにちは、私は私の既存のVerilogテストベンチでの機能カバレッジのサポートを探していました。これを実現する一つの方法はシステムのverilogカバレッジ構文を使用しています。私はSVプログラム/モジュールの下SVカバレッジ構造を記述し、Verilogテストベンチ内でこのモジュールを統合することができるかと思いまして。それは動作しますか？実装されるSVの構文では、SVまたはVerilog 2Kで上位テストベンチを持っている必要がないのだろうか？ありがとう＆RGDS Dhananjay

 

[aji_vlsi]

私は正しくあなたのセットアップを理解していればDhananjay、SV covergroupはモジュール/インタフェース/プログラム/クラスなどの内部になることができる、既存のVerilogのTB + DUTを持っているとcovergroupを追加したい。最も簡単なオプションはこれを達成するためにSVのバインド機能を利用することでしょう。例えば：[コード]モジュールsv_fcov（入力sig_a、sig_b、sampl_event）; covergroup my_cg @（sampl_event）、C1：coverpoint sig_a、C2：coverpoint sig_b、endgroup：my_cg my_cg my_cg_0 =新しい（）; endmodule：sv_fcov [/コード]今すぐあなたのDUTのモジュールがdut_controller名前と信号sig_a、sig_bとsampl_eventを持っていることを前提としています - 次に、としてSVのバインドを使用することができます：[コード]ファイル：bind.svバインドdut_controller sv_fcov sv_fcov_0 (.*); [/コード]とVCSいずれかを実行できます：VCS - sverilog bind.sv sv_fcov.sv dut.v - Rはこれがあなたにヒントを与える願っています。あなたがより多くを必要とする場合ajeethaのgmail.comで私に連絡して自由に感じる。私の会社はバンガロールに拠点を置くお客様にSystemVerilogを採用に特化した、参照してください： www.noveldv.com 。グッドラックAjeetha、CVC www.noveldv.com

 

[mundravale]

ちょっとAjeetha、あなたのソリューションをありがとう。私は、まったく同じセットアップをしました。今唯一の制約は、あなたが使用するトップレベルの結核のモジュールのポートリストで利用可能なすべての信号があるはずです。私は信号が対応するモジュールのポートリストもトップに引き出すために持っていることをしてサブモジュールからいくつかの信号を使用するとします。右？おかげで再び、Dhananjay

 

[aji_vlsi]

[引用= mundravale]ちょっとAjeetha、あなたのソリューションをありがとう。私は、まったく同じセットアップをしました。今唯一の制約は、あなたが使用するトップレベルの結核のモジュールのポートリストで利用可能なすべての信号があるはずです。私は信号が対応するモジュールのポートリストもトップに引き出すために持っていることをしてサブモジュールからいくつかの信号を使用するとします。右？おかげで再び、Dhananjay [/引用] Dhananjay、援助であることがうれしい。 [引用]現在、唯一の制約は、あなたが使用するトップレベルの結核のモジュールのポートリストで利用可能なすべての信号があるはずです。私は信号が対応するモジュールのポートリストもトップに引き出すために持っていることをしてサブモジュールからいくつかの信号を使用するとします。右？ [/引用]いいえ本当に真実ではない。 SVバインドは、ターゲットモジュールに接続します - 私の例"dut_controller"に。それが下にインスタンス化されると言う。top_tb.dut.block_1.control_0その場合でも、それがうまくいく - SVバインドの美しさだと。あなたがdut_controllerの内側にあるサブモジュールの信号がある場合はdut_controllerスコープ内にあるかのように、あなたはregaul XMRを使用することができます。それを試してみると私はすべての問題を知ってみましょう。よろしくAjeetha、CVC www.noveldv.com