Verilogコードのエラーは私が定義することはできません！

[billkas]

みなさん、こんにちは！私はVerilogでnoobのだと私は、このモジュールを書きました：

モジュールdatabus_send（DATA_OUT、署名、data_send、data_last）出力[31:0]のdata_out、出力署名、入力[31:0] data_send、入力[31:0] data_last、整数i、カウント; / /（i = 0のために距離検出器をハミング; = 0のカウントを割り当てるI 16は、署名= 0を開始し、他のエンドは、署名= 1を開始し、エンド·エンドのdata_out = data_send。data_last =申し訳ありませんが私が言うことができるように限り、構文エラー、私のループの構文については、何が起こっているのは、okである場合：V（16）：[...]の近くに "の"エラーがendmodule

私は何を得ることである。data_send？この記事は、間違ったカテゴリである私は本当にあなたの助けをいただければ幸いですありがとうございます。！ウィンク：

 

[FboDigit]

あなたはあまりにも多くの "終わり"があります。 （i = 0のために試してみます。I 16署名= 0;他の署名= 1;これは、作業を行う必要がありますときには "Begin"ステートメントが必要いけないあなたの唯一の1行を持っている "場合は、"あなたは次のように書かれていれば。 signature1 = 0;他のエンド署名= 1を開始する。signature1 = 1;終わりまた、常に（を使用して使用する場合）コードは（> 16カウント）= 0の署名を開始した場合の両方が "begin"と "終了"を書く必要があります：ケース、あれば...それは助けホープ

 

[billkas]

回答ありがとうございます！私はあなたが提示したものを正確でしたが、まだそれは:/コンパイルされません

 

[kunaraj]

コー​​ディングスタイルが間違っています。 "for"ループのこの種類を使用しないでください、あなたは合成することはできません。優れたロジックを変更してみてください。 XORゲートの組み合わせは、カウンタを使用すると、これを達成することができます..

 

[shanmugaveld]

ループの場合のみ合成可能です。 forループ、if文は常にブロック内になければなりません。常にブロック内でも "カウント"を置く。使用せずに割り当てることができます。どのような "FboDigit"と一緒に、この変更を行う提案した。

 

[billkas]

あなたの答えをありがとうございました、私は間違いだった何かを見つけました！私はできるだけ早く正しいものを投稿します！