Verilogのinoutのポートについて

[int19]

こんにちは！これは私の単純な質問ですので、私はVerilogに不慣れだ。私のネットリストは、私がトライステートバッファを追加しました（しかし、私はそれらを変更することはできません）ポートのように機能しなければならないいくつかの入出力ポートを備えています。私のコードは次のようなものです。モジュールの上部（A、B、C、イネーブル）入力が有効、INOUT、INOUT B;出力C（== '0 'を有効に'）を開始した場合

 

[kappajacko]

あなたはどんな手続き割り当てを使用することはできませんので、inoutは実際には "線"である。あなたは、連続的な割り当​​てを使用する必要があります。 inoutのA、B、入力線が有効にする;ワイヤーa_out、b_out、ワイヤa_in、b_in / /出力=（有効）を割り当てるinoutのポートの割り当て？ a_out：1'bzと、b =（有効）を割り当てる？ b_out：1'bz; a_in =（イネーブル）に割り当てinoutのポートの/ /入力の割り当て？ ：1'bz; b_in =（有効）を割り当てる？ B：1'bz;

 

[nikhilindia85]

私はuがUEはまたREGためINOUTできることを学んだが、それを使用する方法

 

[deepu_s_s]

こんにちは！ uが常にブロックにINOUTを使用する場合、私はu'll顔合成の問題を推測する。何uがやっていることはuは一時regを作成し、continuos代入文を使用してそれにinoutの値を割り当てることであり、今uは私が間違って感謝午前ディーパックに関してであれば常にplsは私を修正して、ブロック内のテンポラリregの値を使用することができます

 

[int19]

助けてくれてありがとう。私はモジュールをインスタンス化し、ポートおよびモジュールの同じINOUTポートに有効で "マスク"を定義し、同様の方法でこの問題を解決しました。この方法では、VHDLマスクとVHDLモジュールで動作しますが、VHDLマスクとVerilogモジュールで正常に動作しません！それは不思議なことに本当だ...おかげで再び。