Verilogの< == > VHDLの

[henrik2000]

もし
誰か が' 'まともなソ¥フトウェア（れない$ 15K
） を見つけたか知りたいものだったのです
か ？

私は通常は
、 VHDLのも時には構¥築は非常に奇妙な類似Verilogの使用しています。私だけrtlレベルの興味を持って行動しない..

よろしく

 

[Guest]

私はいくつかの無料のシミュレータを利用していると思う。このチェックアウト：
www.verilog.net / free.html

 

[gauiver]

チェックelektoda ū dodn'tもし教えて検索して私は、
いくつか のVerilogのVHDLのコンバータと見ていると思う。

 

[xirix]

あなたのX - HDLをチェック
することがあります 、それは良いbiidirectional翻訳者： http://www.ids4eda.com/xhdl.htm

 

[Guest]

番目のツールを使用する方法？

 

[Guest]

のX - HDL
、 この地域で最高のツールです。
この問題は
、 無料ではないが、これも高価では
ありません ...

 

[fpga123]

私は
それ が他の言語に書き換えるための最善の方法だと思います。
デザインの構¥造を知っている場合、あなたはそれを実装するが
、 容易になります。

 

[rakko]

xhdl安価で使いやすいですが
、 コードを変換するときに行動したり
、 新しい2000年以降のVerilogの構¥造を変換するには良い働き
をする ものではありません。全体的にあなたのコードの約80 ％に変換し
、 手動で
、 残りをしなければならない。

 

[samc]

私はschematic.Why上の任意の違いから
、 他の1つだと思う変換dont ？

 

[z81203]

私 はそれを翻訳する
のは 良い考えとは思わないVerilogの＆お互い
VHDLの 。それらの場合は両方のモデルでは
、 modlesim
、 ncsimや確認をしてくださいvcsmxしている。
ツールxhdl良い
です が、私は今でもその良い方法はない
と思う 。
あなた
に それを読むことができるのDC ＆別の形式で書き込むにはベースgtech_lib
だ 。

 

[Guest]

しかし、
それ はそのような声明文をVerilogのアナログブロックが
VHDLの
か ？私はうまく翻訳することができますか。