Verilogの$監視システムのタスク

[ASIC_intl]

なぜ、いつも最初のブロック内で記述された$モニターですか？

 

[zjushmily]

Verilog構文....

 

[ASIC_intl]

Verilogの構文は、$モニターが常に最初のブロックの内側になることを言っていない。構文は$モニターについて語っています。

 

[kulkarni_saurabh]

一度呼び出さこんにちはASIC_intl、$モニターは、継続的にパラメータリストで指定された変数/信号の値を監視し、いつでもいずれかの変数/信号の値が変更リスト内のすべてのパラメータが表示されます。このシステムのタスクは連続して値を監視しているので、それは最初のブロックはまた、シミュレーションの長さの間に一度だけ呼び出されるので、一度、それゆえ、それは通常、最初のブロックで呼び出された場合にのみ呼び出される必要があります。しかし、それは$モニター文が最初のブロックを介して呼び出されるように持っている必要はありません。任意の手続き的ブロック（のような常にブロック）でそれを呼び出すことができます。実際に、それは$ monitoronと$ monitoroff文と組み合わせて複数回呼び出されることがあります。この情報がお役に立てば幸いです。よろしく、Saurabh

 

[madhavisai]

それは、コンソール上にテキスト形式で出力を表示するために使用され

 

[ramana459]

我々は、変数は$表示はC言語のprintf文のようなもの、時間を基準にして値を変更しているときに$モニターは出力を表示するのverilogで$モニターと$の表示を使用することができます。