Verilogの質問-順番並列対

[woodde123]

こんにちは、私は問題を抱えてコーディングVerilogを：

次のことです何をしたい私は：

かつて私は値1、コンテンツのプレスは、ボタンを数を読み込むために値2に移動さのCurrent_Valueコンテンツはinput_dataの移動に値1のコンテンツと、Current_Valueに移動されます。
しかし、Current_Valueとして後に実行する次のコードを、値1と同じ値を格納値2。どのようにコードを修正？どのように注文することができますシーケンシャル私が手に指定されたステートメントを実行か？

助けてください。

...
入力がinput_dataを[1:0];
レッグ[1:0] _2、値1、Current_Value、Current_Value_Temp;

常に@（posedge CLK）は

始める
高場合（リセット）/アクティブ/
始める
_2 = 2'b0;
値1 = 2'b0;
Current_Value = 2'b0;
終了

他の場合（負荷）/ /アクティブハイ
始める
_2 =値1;
値1 = Current_Value;
Current_Value = input_data;
終了

終了
...

 

[jbeniston]

あなたの代わりに、= <をすべきである=を使って

 

[Guest]

[No message]

 

[woodde123]

私が試した"<=は"それは結果を与えた私と同じです。

 

[Guest]

私はこの問題を信じて非ブロッキングこの修正の割り当てが必要、私はあなたのためにdontが知らなかったそれはなぜ。どのようにコードを、この場合のテスト？

 

[tkbits]

で""押しボタンを、私はハードウェアを前提と実際の使用してあなたが。

信号を、クロック駆動するボタンを、使用して？
もしそうなら、信号をクロックが必要にデバウンス。

いない場合は、の信号で発振器のクロックを駆動信号を、ボタン信号を使用して負荷駆動？
もしそうなら、あなたのクロック信号が高速すぎる。あなたが異なっている出力は瞬間をするときですが見て短い。