K
kunal1514
Guest
すべてのボディは、Verilogの "関数"はい私にいくつかの関連する証拠を提供する場合は合成可能であるかどうか私に言うことができる。それが急務だ。
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A
atmaca
Guest
それは、コンパイラuの使用状況によって異なり
B
beta0
Guest
時には我々はemplmention組み合わせ回路に "関数"を使用します。
A
aji_vlsi
Guest
[引用= kunal1514]すべてのボディは、Verilogの "関数"はい私にいくつかの関連する証拠を提供する場合は合成可能であるかどうか教えていただけます。それが急務だ。RTLのコンテキスト（$時間などの無駄を意味しません）で使用されている[/quote]で機能が完全に合成可能である。何が "証拠"が必要ですか？誰のため？必要に応じてIEEE 1364.1規格を参照してください。または証拠として、合成ツールを使用しています。 HTH Ajeetha、CVC www.noveldv.com