V
vinodkumar
Guest
こんにちはみんなは、IAMのVerilog.i、新しい、システムのVerilog VHDLで、IAMの快適の両方でいくつかのプロジェクトを行っている。
今私は、これらのケースを開発verifcationモデルをテストする。
私は、インターネットでのSVの例の一部をしてしまった
私も使用して混乱するとき
モジュール
プログラム
タスク
関数
インタフェース
クラス
私はドキュメントを見ていくつかのではなく、明確なfundasと
IAMの返信用述べbasics.waiting探してドキュメントの一部です。
今私は、これらのケースを開発verifcationモデルをテストする。
私は、インターネットでのSVの例の一部をしてしまった
私も使用して混乱するとき
モジュール
プログラム
タスク
関数
インタフェース
クラス
私はドキュメントを見ていくつかのではなく、明確なfundasと
IAMの返信用述べbasics.waiting探してドキュメントの一部です。