VerilogでフィルタをのFIR ..コーディングに必要な支援

[mona_c]

こんにちは

最高の期待のすべてのウルnjoying uがで！新メンバーはここを新品のVLSI imaのも同様..イムは、Verilogプロジェクトで行ってVerilogで直接フォームのFIRフィルタを実装する、すなわち。私は必要.....クロックコードのVerilogことでADCのに役立つの同期サンプリング周期をもそうすることはできませんイム..をすることができます任意の私をここに1つのに役立つ

事前にありがとう
世話をする
さようなら
モナ

 

[echo47]

あなたは、私たちをクロックと詳細については、あなたのADCを教えて、なぜあなたは困難を抱えている？

タイミングシーケンサをすべてコントロールをフルようにお持ちのコントロールは、両方のFIRフィルタとADCを1つのデザインですする手法が一般的。

 

[mona_c]

echo47は書き込み：

あなたは、ご意見をおADCとクロックの詳細について教えて、なぜあなたは困難を抱えている？あなたはすべてのフルコントロールがあるので、一般的なテクニックの両方のFIRフィルタとADCを制御する1つのタイミングシーケンサを設計することです。

 

[GroundCtrl]

まずuが設計VLSIの新しいことにしないし、uが始まるのサイトを、アルテラとザイリンクスの問題のソ¥リューションを検索する最終的なもの

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />

）

また、サイトファーにザイリンクスの例は、Verilog、いくつかの。

 

[mona_c]

ちょっと私が..これらのサイトを持って見てprobは......です自身の私のレベルではiがbehavouralコードをでシステムのVerilogいない...またはすべてがlrms＆

缶u任意onwヘルプを私.. plzzzzを

さようなら
世話をする
モナ

 

[nijMcnij]

こんにちは、

発見できることが実装できますが、ご正確にポイントをRTLのコード例をフィルタVerilogのザイリンクスのWebサイトにおいて。

リンクは大歓迎です非常に

万謝

 

[Guest]

[No message]

 

[vleminh]

こんにちはすべての友達！記事リンクのサイトザイリンクスのためにすることができます私nijMcnijはハイテク？
私は、Verilogを使用して設計ファーとインパルス応答を実装しています。ヘルプをご覧ください。感謝コード：

[URLを] [/ URL】