Nov 9, 2011 #1 K krishanu007 Guest 私はVerilogで論理合成可能なクロックジェネレータのコードを求めています。お願いすると、私を与えるいけないは常に＃遅らせるCLK =〜CLK ：- P＆ PLLのためのgoogle検索を教えていけない ..私に材料を与える（画像またはブロックダイアグラムまたはコードの説明）、その行う方法の：。にやにや：？
私はVerilogで論理合成可能なクロックジェネレータのコードを求めています。お願いすると、私を与えるいけないは常に＃遅らせるCLK =〜CLK ：- P＆ PLLのためのgoogle検索を教えていけない ..私に材料を与える（画像またはブロックダイアグラムまたはコードの説明）、その行う方法の：。にやにや：？
Nov 9, 2011 #2 K kornukhin Guest あなたは、外部基準クロック信号なしでジェネレータを作成することはできません。だから、唯一のverilogとデジタルディバイダを作成することができます。あなたはクレタ島、xorを使用してultipliers他にすることができますが、これは詳細なタイミング解析が必要です。 / / 2分周/////////////////////////////////////////// /////入力REF_CLK、出力レジスタのCLK;常に@（posedge REF_CLK）CLK
あなたは、外部基準クロック信号なしでジェネレータを作成することはできません。だから、唯一のverilogとデジタルディバイダを作成することができます。あなたはクレタ島、xorを使用してultipliers他にすることができますが、これは詳細なタイミング解析が必要です。 / / 2分周/////////////////////////////////////////// /////入力REF_CLK、出力レジスタのCLK;常に@（posedge REF_CLK）CLK
Nov 9, 2011 #3 H hamidmoallemi Guest こんにちは何は、Verilogでのクロックジェネレータを合成する意味ですか？あなたのコードを合成するためのプラットフォーム上でをしたいですか？ FPGAを使用する場合にはそのような外付けの水晶発振器またはようにとにかく物理的な発振器が必要であり、増加またはクロック周波数が減少するのverilogでのPLLまたはプリスケーラコードを使用することができます。 "常に＃CLKを遅延させる=〜CLK"は、単なるテストベンチのシミュレーションのためのものです！また、インバータのリング発振器を試すことができますが、私はそれが仕事かどうかわからない！
こんにちは何は、Verilogでのクロックジェネレータを合成する意味ですか？あなたのコードを合成するためのプラットフォーム上でをしたいですか？ FPGAを使用する場合にはそのような外付けの水晶発振器またはようにとにかく物理的な発振器が必要であり、増加またはクロック周波数が減少するのverilogでのPLLまたはプリスケーラコードを使用することができます。 "常に＃CLKを遅延させる=〜CLK"は、単なるテストベンチのシミュレーションのためのものです！また、インバータのリング発振器を試すことができますが、私はそれが仕事かどうかわからない！
