"- veのセットアップおよび VEのホールド時間

[analogartist]

私は
、 差動ファカルティフェローに出くわした（）もあり、 VEのホールドタイムを- veのセットアップ時間を持つデータ/データBアウト/ outbはいた。これは完全に混乱私にしています。セットアップには時間が10psと石炭入れ時間を想定30ps、およびクロックを開始0年代には、0〜30psからの時間でこれはどういう意味がある場合はデータの移行は、ファカルティフェロー失敗？..どのようにセットアップを違反やホールド違反の間にdistingusih希望ですか？

また
、 もしデータtransistion 0から1または1から0にどのようにこの時間は
、 セットアップ/ホールドに影響を与えるものだろうか？

もし誰光がこの....?でスローに感謝か

 

[news]

W jakich sytuacjach, korzystając z sieci, narażamy swoje dane i tożsamość na największe ryzyko? Poniżej sześć najczęstszych błędów popełnianych przez użytkowników internetu i sposobów, jak im przeciwdziałać.

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[Guest]

セットアップ時間と時間を基準として
、 クロック遷移を保持します。
tsetup、セットアップ時間の前には
、 クロックの変更を指定されます。
tholdホールド時間がクロック変更後の指定されます。
通常のホールドタイムは非常に短い標準的なコンポーネントは
、 職人のロジック商品例の可能¥性がありますは
、 ベンダーによって提供される指定されます。
、セットアップ時間違反を避けるために
1。コンポーネントへのあなたの入力信号のセットアップ時間中に変更しないでください。
これを達成するために、すべてのデータの処理は
、 与えられた時間内に一定のサイクルでサイクルのtperiod、期間で定義され、= tperiod tprocessing - tsetup - tholdを完了する必要があります。
多くの設計は通常のホールドタイムに違反していないが、それが発生しない場合tholdの際に入力信号が変化する。入力信号thold中に一定に保つ必要があります。ホールド時間に違反したとき
1。があるため、出力ラッチの通常のケースではなく、FFに入力信号の透明性です。
2。そこのクロックスキュー、クロックに保存前のFFにとあなたの中間ロジックより（あまりにも速く処理手続とFF前項）の間で進めファカルティフェロー結果です。手続ファカルティフェローでは
、 クロック後の結果の出力（進んでFFに入力）を変更し
、 ホールド時間の間に発生します。

セットアップ時間違反が一般的です。セットアップ時間違反の主な原因は
、 中間のロジックのために長い時間よりも処理するために必要な次のサイクルのセットアップ時に拡張されました。は、単にこれは
、 より速く、限り同じ滞在や
、 必要な処理時間よりも少ないプロセスの中間のロジックを改善しようとすると
、 セットアップ時間違反を避けるために。

1つの方法ので
、 あなたの論理合成ツールでは
、 可能¥な限り最高のタイミング性能¥をあなたのデザインを最適化する非常に厳密なタイミング制約を設定することです。
スカイハイで2006年4月14日19時15分に編集最終編集5回の総

 

[leeenghan]

やあ、

これは興味深いです。私の前に、この通知していないが
、 それについていくつか考えている。

まず、何が正しいことを言う。simulaiton時には、データ信号のアクティブなクロックエッジの後に、これは、10psのセットアップ無駄であることを意味30psを変更することはできません。

さて、- veのセットアップおよび VEを保持する同じコーナーで起こる何ですか？よりも問題はありませんれている場合は
、 別のコーナーで行われます。

彼らは
、 同じコーナーでも
、 このファカルティフェロー特徴とされている方法である可能¥性があります表¥示されると仮定します。はFFを特徴づけるようにセットアップ時間とホールドに異なっている。したがって
、 この相反する結果の特性が原因である可能¥性があります。

この場合は
、 セットアップで、私はそれを変更する方がましだと思うが起こる- veの設定0。、STAは、これをキャッチされませんれていない場合のSTAを渡すの結果が失敗したシミュレーション（と失敗チップ???!!!).もしこれが最良のケースコーナー、私はそれを素晴らしいと思うのです。

よろしく、
神奈川ハン
www.edaのユーティリティ

 

[analogartist]

神奈川ハン

これはFFと と同じコーナーで開催- veのセットアップをしています。私はデザインを変更することはできませんはFF勉強しようとしています。私の主な質問は私は
、 セットアップ時間やホールド時間に違反してどのようにすればよいですか？..それと のホールドタイムではなく
、 この場合は、 VEを設定している私は理解できますか？したがって
、 この私はこのflilflop 1つだけ違反していることを意味するのですか？追加2分後：スカイハイ、

もし私 VEのsetpと何を私は理解できると言うように見える VEのホールドタイムをしている。しかし
、 どうすればそうではありません、このFFの場合と同様に。これはされていますが- veのセットアップおよび のすべてのコーナーでのホールドタイムを言ったか。

 

[Guest]

[No message]

 

[Guest]

場合は、デザインを変更することはできませんこれを行う
1。通常、0.1nsを自分のCADツールのように0.1nsに等しいか
、 以下のスキューでクロックツリーを使用してデザインを合成
、 クロックスキューには非常に厳密なパラメータを設定します。0.1nsの最大クロックは
、 業界で許可されスキューです。
私が今までのセットアップが発生した時間とホールド時間違反が連携し、ほとんどの時間を自分の問題を解決するより厳密なスキュー制限の設定は、過去インチ
2。もしこれが動作しない場合は、再度行うタイミングかもしれないが、これは設計をするので
、 これを行う必要があります変更を加えると、を含むが、他のツールを使用することができます。

注：私はあなたのVHDLまたはVerilogでいくつかのRTL設計を行っていると仮定します。

場合は
、 手動でルートをデジタル回路の場合、あなたの質問に---助けをしている。ルーティングする場合は大きくて複雑な回路は非常に複雑です。

 

[leeenghan]

ハイスカイハイ、

場合は、FFでの主な問題を欠場。私に説明してみましょう。

セットアップのSTAのことは、STAが唯一のFFの設定値を使用します。としてはFFは
、 データのためのアクティブなクロックエッジの後に到着しても大丈夫です- veの値を持っています。

しかし、シミュレーション中に（そしてもしキャラクタリゼーション正しい場合は、チップの実際のパフォーマンス）はFF違反の場合には
、 データ変更10psのアクティブなクロック（セットアップはすなわち
、 保持する）必要があります。これは非常にSTAが大丈夫だとして、悪いですが、Infactは大丈夫ではありません。

私はそこに3つの解決だと思う：
1。0〜FFの- veの設定を変更します。あなたのデザインを変更するだけ。libに変更する必要はありません。この変更のタイミングを締め、それは大丈夫です。
2。を実行するトイレ
、 コーナーでの解析を保持します。これは
、 タイミングの問題をキャッチします。しかし、ほとんどの実装は
、 このモードでは実行されません。手動で修正するためにここで問題を検出しています。
3。このファカルティフェロー、あるいは、すべてのインスタンスに対して10psのセットアップの予¥算を削除するだけで10psのクロックの不確実性を定義する（通常は我々オブリーしようとするいくつかのマージンをして
、 セットアップを実現）。よろしく、
神奈川ハン
www.eda - utilities.com

 

[analogartist]

Leeenghan、スカイ、高

私のVHDL / Verilogのデザインをしていないです。私はセットアップのためのデジタル回路を分析する時と時間のHSPICEを使用して保持します。私の混乱時に設定する回路のテストベンチにいたし
、 セットアップを見つけて
、 それをホールドタイムを開始した。私はどちらかのクロックスキューまたはクロックツリーを扱っていないです。私shoulsは
、 私は非常にデジタルデザインしたり
、 新しい午前長期セットアップを聞いたことがあると時間を一握りの保持時間を一緒before.so恩赦を私に対処することなく
、 もし
、 再び同じことを聞くという。私の知る限り私とはFFには
、 データクロックを与えると
、 データは、 VEのクロックエッジに向けて（0から1への移行）するまでは、1日にラッチを掃引するようにしようと知っている。もしdoesn't 1にラッチが0をして私は失敗としてはFFを検討します。
私の場合は私傾ける場合は
、 違反のセットアップbecozまたは保留失敗したかに見える？

 

[Guest]

ようこそEnghan述べたものです。場合は
、 ホールド時間の後に
、 データの変更違反ではないが検出される。trueの場合、しかし
、1。もしそれが新しいサイクルのロジックのために変更すればOKです。
2.Ifは
、 前のサイクルでのロジックのために変更し、あなたは1サイクルでの出力を遅らせることになります。

PSpiceはOKです使用する。私が学部生だった僕がこれまでいくつかの""ビットD 4を再生するPSpiceはツールを忘れ- FFとはかなさを監視し
、 セットアップを調べる/時間ともグリッチを保持する使用されます。実際には、あなたのためには
、 デジタル回路の自然の中で実際にアナログの世界では、単に定義されたレベルのしきい値をデジタル作られていますを理解することをより良く学ぶ。

心配しないでください。あなたのテストベンチを行ない、私はあなたのテストベクトルも知っていると仮定。
すべてのFFSの、クロックおよびすべてのFFSのの出力の入力の単純なタイミング図を描画します。
それはとても簡単です。
その後、1と0のタイミング図にマークします。
次に
、 分析のために
、 与えられた回路のあなたのシミュレーションを実行します。
と1つのシミュレートされたあなたの描画のタイミング図を比較します。
あなたがここでは
、 回路がうまくいっている知っている。
のことに関してはFFSのカスケード接続には
、 ロジックIリップルやパイプラインとして何を思うだろうように
、 次のファカルティフェローに渡されます。
次に
、 多少は"階段"や"第一ファカルティフェローからの最後のFFに開始する手順を実行します降順の"飛行に気づくでしょう。

そこから
、 セットアップの""視覚的な余白を設定するとホールドタイム多少、黄色、赤や青の縦線を引くには
、 することができますクリックすると、一部のGUIマーカー。
視覚的に解析の時間プロットを調べます。
そこから、検査による検索は、FFと
、 その時点では
、 セットアップまたはホールド時間の違反です。

 

[laglead]

やあ、
誰か、または VEのスタンドVEを教えてもらえますか？の"ve"の頭字語ですか？

 

[Guest]

場合
、 クロックの前に、50psのクロックの前には
、 セットアップ時間を、当時の30psのVEのセットアップ時間違反が20psが定義されます。
場合
、 クロック後20psクロック後に
、 ホールド時間、その後 10psのVEのホールド時間の違反が10psが定義されます。

 

[Guest]

やあ
私はこの混乱メートル
もし私10psﾑ30ps nの正のホールドタイムの負のセットアップ時間を私のclk 0psにして移行していた
私のデータの間で10psと30psで変更することはshud！私は右？？？？
それを明確にしてください!!!!!
ありがとう
プラ

 

[semi_jl]

セットアップ/時間の要件データを保持するための有効な時間データを移行されていません。そのため
、 データは、CLKのセットアップ中に安定している必要があります時間とホールド時間の要件。

 

[Guest]

引用：もし私10psﾑ30ps nの正のホールドタイムの負のセットアップ時間を私のclk 0psにして移行していた

私のデータの間で10psと30psで変更することはshud！
私は右？？？？

 

[Guest]

スカイハイ書き込み：引用：もし私10psﾑ30ps nの正のホールドタイムの負のセットアップ時間を私のclk 0psにして移行していた

私のデータの間で10psと30psで変更することはshud！
私は右？？？？

 

[Guest]

長い間
、 新しいサイクルのセットアップ時間の前に信号が変化する限り、絶対に良いです。探しても、1ps 10ps言及すると、罰金です。に対するセットアップ時間とホールド時間違反を全然。