V5.7dのModelSim

だけに行くwww.model.comを登録し、バージョンをダウンロードしてevalの

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これは修正だバグを中心に。PEは5.7d / ModelSimのSEリリースノートについて

著作権モデルテクノロジー、メンターグラフィックス
株式会社同社は、2003年-すべての権利を保有。2003年5月15日
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製品のインストールとライセンス情報
インストールに関する製品の説明については簡単に参照してください
"install_notesは、"サイトのWebファイルにモデル技術。install_notesはで見ることができるファイル：
[1] http://www.model.com/products/release.asp
サポートされるインストール、製品についての詳細情報について
プラットフォームは、ライセンス、ガイドのModelSimを起動ここを参照してください。マニュアルは、からダウンロードすることができます：
[2] http://www.model.com/support/documentation.aspどのようにサポートを取得する
サポートを参照しての技術サポート窓口を得る方法情報
でページ：[3] http://www.model.com/support/default.aspリリースアーカイブをノート
バージョンの以前のノートは、リリースのリリースを参照してアーカイブをノート
で：[4] http://www.model.com/support/default.asp
またはmodeltechにインストールされてそれらを見つけるのでmodeltechツリーパス<
/ rlsnotesインストール> / docsに
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インデックスは、リリースノートに

[5]キーの情報

[6]ユーザーインターフェイスの欠陥は5.7dで修復

[7] Verilogの欠陥は5.7dで修理

[8] PLIのの欠陥は5.7dで修理

[9] VHDLの欠陥は5.7dで修復

[10]外套欠陥は5.7dで修復

[11]アミノバイタル欠陥は5.7dで修理

[12]混合言語の欠陥は5.7dで修復

[13]一般的な欠陥は5.7dで修復

[14]メンターグラフィックスは、5.7dで修復拡散抵抗

[既知の欠陥で5.7d 15 [

[16]製品の変更5.7dに

[17]の新機能¥5.7dに追加
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キー情報
*次のプラットフォームがModelSimの意志としてされる中止
5.8リリース：
のRedHatのLinux 6.0の
のRedHatのLinuxの6.1
AIX 4.2では
コンパイル*必要がありますするか、またはモデルを更新するあなたの移動がするかは、
リリースバージョンから前方5.7ベータ版または5.6xまたはそれ以前。参照してください
"にModelSimのスタートライブラリ"リジェネレイティングあなたここガイド
のさわやかな情報をよりあなたのモデル。
*アクロバットリーダーのバージョン4.0以上は、任意の読み取りに使用する必要があります
PDFファイルは、以上5.5cファイルに含まれでModelSimのバージョン。
*製品の変更と新機能¥に記載され導入されここに
5.7dをリリースしました。からならリリース5.7dあなたが移行する
5.6xまたはそれ以前のリリースでは、リリースしてください5.7倍バージョンも参照してください
中にメモの製品の変更と導入新機能¥
5.7パッチリリース。以前のバージョンのリリースノートには、することができます
rlsnotes /インストールディレクトリのdocs modeltechあなたがいる。
* HP - UXの10.20プラットフォームは、ModelSimのですがないとして、もうサポート
5.7をリリースしました。hp700プラットフォームの実行可能¥ファイルは、UXの- HPは、組み込みの
11.0。注意してくださいための外套は/ PLIのはBeに共有ライブラリ
読み込まれ、vsim実行のhp700のバージョンによって、正しくは
コンパイルする必要があります11.0 UXのリンク上のHP -。
*始まりのプラットフォームリリース（上のWindows 5.6のみ）、
試行マイクロソ¥フトを使用してリンクにtk83.libはlibvsim.libまたは
のVisual C リンカのバージョンが5.0に同様のメッセージがされますが失敗で
"無効なファイル、またはディスクがいっぱい："0xaa77b00を求めることはできません。マイクロソ¥フト
のVisual C バージョン6.0が使用されます。
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ユーザインタフェースの欠陥は5.7dで修復
ジオメトリされた部分（のみ*設定ユーザ指定の
）または使用オフセットとサウスやイースト場所指定されたサイズまたは
重力（つまり、WxH - XY）を正しく処理されませんでした。これらの代替
仕様形状フォームのサポートされてすぐに。
*キーワードをソ¥ースウィンドウ2001追加Verilogのキーワードを
強調表¥示のリストです。
*>をする場合wnameのは、使用する2つ以上の波の窓<の追加、波のウィンドウ
sig1コマンドは、現在のウィンドウ波のデフォルト設定wnameとして。
*ステートメントカバレッジレポートはのマークでした...の生成と
...生成]（VHDL）をステートメントのIF実行されて、これらのために
ステートメントは時間推敲にある評価を行った。これらのステートメントはない
もはや情報を生成するカバレッジためとして表¥示されません。
レポートカバレッジ実行されないです。
謄本*色付けは時間がかかった過度の場合、行
トランスクリプトの開始さ**********さんは＃。ラインが好き
これはディスプレイを$ Verilogまたはことができますが生成されたVHDLのtextio
システムのタスク。＃**混乱のパターンが一致するコードの
主張のメッセージ。
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Verilogの欠陥は5.7dで修理
等* fmonitor Verilogのファイルが私をOタスク/ドルなどの$ fdisplayでした
有効であることを確認そのファイルまたは記述子は、マルチチャンネル。エラーメッセージはタイプが無効であるため、現在指定された。
*削除"予¥約語の一覧も"からのVerilog 2001。
アクセス*されたシミュレータは、クラッシュ時にインスタンスが生成される
インデックスのアウトレンジ。
*必要なビデオブログが誤って";"リストの属性で終了
内のステートメントの属性。
*連続での値を入力本当のことの割り当てが
右側は成果を正しくありません。また、密接に関連する
値の不適切なタイプの生産実接続してポートモジュール
結果。の両方の場合に変換されている必要があります実が
32ビットの整数値です。
または*自衛隊RECREM回復を単独アノテーションは希望しない注釈
除去は、セル最適化で指定したステートメントを。
上のWin32 *、シングルもタスクステップのO /以上のVerilogファイルを私に
ハンドル破損している結果のファイル。
* vlogには、コンパイルがクラッシュで内部エラーがモジュール
以内にインスタンス化'他'を生成文を接続さ
名でポートにモジュール値リテラル。
組み合わせは、UDPを使用してコンパイルビデオブログがクラッシュしながら* ANSIスタイル
引数として宣言された出力は'レッグ'（DRは341631）。
これは、今よりエラーメッセージを表¥示ではなく与えるクラッシュ。
インスタンスとの両方のパラメータ配列*デザイン
ループを生成精緻化中に墜落した。
凍結*`守るためにディレクティブはvsim発生時に"レッグ"
宣言はされなかったモジュールポートの名前はのために保護
保護されます。ポート名は保護され残った。
* Defparamsステートメントの中に生成する条件付き常にしなかった
より低いレベルでの設計値を伝播パラメータ。
*パラメータを有する初期化して表¥現三
定数セレクタは、コンパイラの結果でクラッシュいくつかの異常
例。
高速*デザインは、コンパイルとのうちの結果はfalse"の部分セレクト
いくつかのまれなケースでの境界"エラー。
ポート*入力またはO自衛隊が相互接続遅延のI /からのI / Oポートに
例のいくつかの使用して不正な結果での動作時
multisource_int_delays。
* Verilogの細胞が割り当てを含む非ブロッキングとコンパイル
高速 nocheckSUDPが正しく評価したことがあります。
高速*デザインは、コンパイルといくつかの内部エラーが発生しました
例。
コンパイル*デザインはと高速の発行false"のパートを選択してアウト
メッセージのいくつかのケースのエラーの境界"。
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PLIの欠陥は、5.7dの修復
*はtf_getnextlongtime（）単位時間が返さ不正アクセスするときに
高精度の時間シミュレータだった異なっている。
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VHDLの欠陥は5.7dで修復
*は、ポートのモードVHDLのOUTまたはINOUTが誤っている可能¥性が
初期のドライバがある場合いないポートが明示的に
初期値と実際の信号ポートに接続する
値を返して明示的に初期。の数に応じて要因
ModelSimの値を可能¥初期誤って使用して、実際の信号の
ときに初期化lowerlevelドライバ。古い中古5.7d行動
nonstddriverinit -スイッチコンパイラによって使用することができますが一致した。
すべてのことに注意し、スイッチは発生しませんnonstddriverinit
lowerlevelドライバは値を初期に使用する実際の信号の、それ
のみ使用古いバージョンに影響例では、実際
信号の初期値。
暗黙の連結演算子のオペランド*特定のnull配列
コード悪いせる結果がで生成される。これは、シミュレータの原因
クラッシュします。
パッケージ*コードカバレッジのVHDLのインストルメントていない機能¥があった
ボディ。パッケージ本体のコードの範囲は、しかし、保持されません。
インスタンス固有の情報。文数は
1つのインクリメントの同じバッファを呼び出すと、問題がない
パッケージには、サブプログラム。これはバージョン5.6に一致する行動を
カバレッジのコード。標準のIEEEパッケージ、加速パッケージと
MTIのパッケージが報道さから除外自動的に。これらの
パッケージが含まれます：numeric_bit標準std_logic_1164、textio、
numeric_std、std_logic_arithは、std_logic_signed
、std_logic_unsigned、std_logic_textio、std_logic_misc
vital_primitives、vital_timing、vital_memory、vl_typesと、utilの。
*環境変数にファイル名をパラメータで指定さ
std_developerskit、std_mempak機能¥、Mem_Dump、およびMem_Load
展開された。
*合併プロセスはサブプログラムていたの作成したので、ドライバを
複数のこれらのプロセスが運転する場合の呼び出しが生成されたコードが悪い
信号。不良コードがクラッシュまたはドライバを作成1つだけ。
*場合クロックプロセスは、センシティビティリストのベクトル信号をいた
感度からいくつか削除される信号は、例
リストです。この結果、シミュレーション結果の不正。
*オブジェクトはでVHDLの宣言にアクセスできないサブプログラムされた
ModelSimは、調べて、変更のコマンドをサブプログラム場合
プロセスの範囲内で宣言した。
*ステップオーバーコマンドも誤って実行されたプロセスを
より次のステートメントのステートメントではなく、次の待機する
実行されます。これは、プラットフォームビット- PAの32が発生しただけでHP。
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外套の欠陥は5.7dで修復
* mti_GetVarSubelements（）は失敗を割り当てていた取得メモリ
配列はnullにするときに使用。
*クラッシュmti_GetParentSignal（ためのシミュレータを引き起こす可能¥性）が
信号VHDLの親のモジュールのVerilogていたオブジェクトです。
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アミノバイタルの欠陥は5.7dで修復
* Highestlevelアミノバイタルの加速度が適用されていない必要があります
inoutのポートの存在レベル1のアーキテクチャです。
*はパラレル、遅延パスは、ファイル自衛隊がで注釈することができるように。
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混合言語の欠陥5.7dの修復
* - v2k_int_delaysは、IFスイッチによる設計でXはに伝播：
ユニットを検索するVHDLデザイン設計されたVerilogのインスタンス化に
ユニット
検索するVHDLデザインからinoutの駆動ユニットだったが/入力
インスタンスVerilogのデザインユニット
は注釈を検索するれましたinoutの/入力のVerilog
相互接続遅延
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一般的な欠陥5.7dの修復
Linux版）*でx86ベースのアーキテクチャ（Windowsと、コードジェネレータ
スタック領域が過度の使用します。スペースをすぎる場合は、スタック多く使用されて
シミュレータは、トレースなしとクラッシュする。これは、ほとんどだった
ネットリストを大規模な非常に高いが発生することが起草。
*場合によってはレポートオプションカバレッジ生成された行
行が含まれて番号が"0"。これは、奇数の結果だった
最初の名前の組み合わせのオーバーロードされたenumを識別子（例えば、
と機能¥はラベル"という名前の最初に"）のケースとして、使用されます。
の*コードカバレッジ分岐を区別せず機能¥が
の場合カバレッジ支店一致ステートメントに複数の選択肢が
同じ代替。使用する必要がありますする機能¥を、この取得
coverBranchをコンパイル時のオプション-。このオプションはVCOMは同じ
とビデオブログ。
*カバレッジオプションが精緻に保存されなかったので、ファイル
カバレッジが読み込まれたファイルはなかったが有効時に推敲。
*信号Spyが1の長さでしたのベクトルをVerilogの認識は正しく
（例：vec_oneレッグ[を午後12時00分];）ベクトルとして。
ステップコマンド*でのModelSim 5.7c実行壊れていた。使用して
コマンドは、"結果のメッセージ"不明なオプションを追って。として
動作しないキーがしなかった結果、この欠陥機能¥キーを押します。
* vmapさんは使用しなかったれた発行警告をする場合のオプションは、cの-
ModelSimの環境変数場合、または- cが使用され、ローカル
modelsim.iniが存在するファイルが既に。静かオプションは抑制
これらの警告。
*場合は、"エラー3274、受信ModelSimの空の組み込み関数
ポインタ(#)....",保存コマンドvsim実行の可能¥性があります
に起因するクラッシュシミュレータ。この問題は、上に存在
Windows PEのは、Windows SEのは、Linux SEの、とRS6000 SEのバージョンの
ModelSimの。
VCDファイルの* $をdumpoffが正常に動作しませんでした。
Red Hatの8.0 *実行スイッチを復元- vsimさんは原因
アウトエラーのメモリ。
命令シグナルと*バージョンのhp700は、ModelSimの（新しいクラッシュより5.5f）
vsimインチ命令シグナルを実行してHPの発生にB180 778分の9000のコンピュータを
HPUXの11.00。
*特定のVHDLの例の一部に墜落したクロックのプロセスをするとき
最適化とコードカバレッジがアクティブにされた。
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メンターグラフィックスは、5.7dで修復拡散抵抗
編集* DRは00106880/SC340057 - "ソ¥ースウィンドウが失われる場合の設計
読み込まれて"。
* DRの00107687/SC340955する-のModelSimしようとするときクラッシュすることが
ウィンドウに別のからドラッグアイテムをウィンドウのソ¥ース。このと
と発生したときに、デザインの最適化がされたVHDLのコンポーネントを
ドラッグは、ユニットの設計トップレベルだった開始から。
について* DRは00107748/SC341021 - UMが-ノートが含まれて追加342
報道。
* DRの00107617/SC340875 -いくつかのDSCのコンプライアンスの問題がされている
ウィンドウ波の生成からファイル解決でPostScript。
エラー* DRは00107619/SC340877 -いくつかの紙のTclがサイズが希望
時波ウィンドウの印刷PostScriptから。初めて
パッチリリースこの印刷PostScriptはと、に行くにしてください
[ページ設定]画面を確認用紙サイズをする正しい選択
すべての値が正しいです。
空の文字列を連結* DRの00108136/SC341451 -
文字列が発生するときのクラッシュを別の実行します。
* DRの00103325/SC336094する- ModelSimのVHDLの有効上のエラーです製造。
* DRの00106680/SC339836 -とpostlayoutクラッシュModelSimのザイリンクス
シミュレーション。
）でx86ベースのアーキテクチャ（WindowsおよびLinux、コードジェネレータ
スタック領域が過度の使用します。スペースをすぎる場合は、スタック多く使用されて
シミュレータは、トレースがクラッシュせずに。これはれた可能¥性が最も
ネットが発生する大規模なときに起草非常に。
* DRの00106706/SC339864 -の成績証明書を明確必要になることに
バッチモード。
コマンド"トランスクリプトファイル？filepathの？"照会するために追加されました。
またはファイル転写設定パス名を。新しいファイルが
指定すると、既存のトランスクリプトファイルが閉じられ、新しい
議事録はオープンします。文字列が空の場合にパス名が設定さ
（""）既存のファイルが閉じられ、新規のファイルが開かれます。
このコマンドは、設定、既存のことですaliasコマンド："
PrefMainに（動作ファイル）"と同じがしています。
* DRの00106821/SC339992 -誤解を招くメッセージ：（すべての分岐文
）対象。
* DRの00107268/SC340498は- ModelSimはverilog2001有効拒否
属性の構¥文。
信号記載されてプロセスの一部の状態* DRの変化00122477 -
感度リストは5.7cでアクティブにすることがプロセスを発生しません
しかし、5.6xのでした。
* DRの00105824/SC338893 -最適化されたVerilogの割り当てが不足している
のソ¥ースウィンドウ""矢印。
$ fdisplayです書くことSTD_OUT - 00107374/SC340616は、DR *。
*生成DRは00121803 -渡すパラメータで問題のVerilog
句。
* DRの00122267 - ModelSimのクラッシュするマージ原因のプロセス。
* DRの00108301/SC341631 -コンパイラがクラッシュするスタイルを解析するのANSI C
原始的な定義されたポートでは、ユーザー。
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で5.7d欠陥既知の
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製品の変更5.7dに
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の新機能¥5.7dに追加
*コマンド"トランスクリプトファイル？filepathの？"照会するために追加されました。
またはファイル転写設定パス名を。新しいファイルが
指定すると、既存のトランスクリプトファイルが閉じられ、新しい
議事録はオープンします。文字列が空の場合にパス名が設定さ
（""）既存のファイルが閉じられ、新規のファイルが開かれます。
このコマンドは、設定、既存のことですaliasコマンド："
PrefMainに（動作ファイル）"と同じがしています。
*オプションはVerilogの数を制御するvsim追加してきました
されますが放出される前に、自衛隊のメッセージインスタンス不足
vsimを終了します。オプションは-ですsdfmaxerrorsのN Nは、
エラーメッセージをインスタンスを行方不明者の最大数が放出される。
* VCDのdumpports名を変数のVCDの一意の今できる生成する
用のポートも、それらのポートに接続している同じ崩壊
純。オプションへのVCD dumpports独自のは、 は独自のdumpports
オプションはvsimする機能¥を有効にこの。
* vlogにコンパイラが警告をすることができます生成するように言わなりましたれるたび
未知のプラスオプションが検出された。この機能¥は、することができます
でShow_BadOptionWarningを変数で設定をオン
modelsim.iniファイルを。この変数は、デフォルトでは"オフ"に設定します。
*オプションができるようにカバーされた追加のコマンドリロード
異なるからテストベンチの統計のカバレッジのマージ
名前。オプションルート<名前>変更ルートの名前
指定したファイルテストベンチは、名前には、再読み込みされて。

 
することができますModelSimの保存と時間を続ける次は？これは、部品がシミュレーションをすべて実行期待が長すぎるため、私は一度シミュレーションを、すべての実行します。

 
Allegroは書き込み：

することができますModelSimの保存し、次の時間を続けますか？それはあまりにも一度、私は部品ですべてのシミュレーションを実行することを望むすべてのシミュレーションを実行する長いです。
 
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