SystemVerilogのアサーション

[shahsanket24]

Helloにすべて..私は、次の条件のアサーションを記述する。ビット[3:0]×、ビット[5:0]カウント; xは、次にiがx = 6 iはx = 7、私がカウントをチェックするたびにカウント= 9を、チェックするたびにカウント= 7をチェックしたい4あるとき= 11。至急助けてください

 

[dave_59]

3つの独立したプロパティのプロパティp1のように見えるであり、x == 4 | - >カウント== 7; endproperty財産P2であり、x == 6 | - >カウント== 9; endpropertyプロパティP3あり、x == 7 | - >カウント= = 11; endpropertyアサートプロパティ（@（posdge CLK）（p1とp2とp3））;

 

[shahsanket24]

デイブリッチは感謝.......私はこれで試してみましたが、それは条件の一つでも私は欲しいものを、その時点で真である不要発射のアサーションは、x = 4、私はカウントはこれだけです7であるかどうかチェックしたい場合の条件のいずれかは、例えば、チェックされるべきである....一度X iはx == 7はウルの応答を待っているかどうかをチェックしませんし== 4 ...

 

[dave_59]

変更して、私達に告げるのを忘れてelseまたはの何にですか？アサーションを使用すると、あなたの要件について非常に簡潔である必要があります。

 

[shahsanket24]

私は考慮して、プロパティがすべてのトリガーではないことを意味しているのと同じ事を試してみましたが、そのすべてではない撮影でいます......