Synopsys社は、プライムタイムの制約の問題

[Guest]

こんにちはグループ
私はプライムユーザーのシノプシス新しいです。私はVerilogデザインを持っている
どのタイミング解析が行われる。今、私は最大の知っていない
種類レジスタ間の遅延とので、何として理解していない私は
制約のクロック適用する必要が私は。することができますゴールデンタイムデザインを分析する
1つを使用してデフォルトのクロックまたはそのような場合に与える私はいけないです。おかげで、
Fazela

 

[Guest]

[No message]

 

[joe2moon]

ために定義をクロックにしない静的タイミング解析（STA）が、要件最小。
のサインオフのため、ほとんどのタイミング制約は、クロックに関連している。
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それで、あなたは、でPTは以下のタイミング制約を適用する必要が少なくとも
pt_shellの> create_clock名の<clock名周期<in ns> <clockのport/pin>

ネットタイミングのチェックのためのクロック周期を希望与えます。

次に、実行することができます
pt_shellの> report_timing
結果を参照してください。
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