Synopsys社のDCライブラリ質問

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sampham04

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分析- Fのverilog lib/GSCLib_3.0.v分析- Fのverilog src-Trojan-free/uart_scan.v精巧なUARTが、私は、次の警告が出ます：こんにちは、Synopsys社のDCで、私はこのように持つ2つのファイルを分析し、精緻化しようとした。情報：設計"udp_mux2を構築する'。 （HDL - 193）警告：ライブラリ"WORK"で設計"udp_mux2'を見つけることができません。 （LBR - 1）情報：設計"udp_dffを構築する'。 （HDL - 193）警告：ライブラリ"WORK"で設計"udp_dff'を見つけることができません。 （LBR - 1）警告：デザイン"UARTは、"'3'未解決の参照を持っています。詳細については、"リンク"コマンドを使用します。 （UID - 341）私は彼らを見つけることができない理由を理解していないのでudp_mux2とudp_dffがlib/GSCLib_3.0.vでプリミティブであることを知っている。私は、異なるファイルを解析する必要がありますか？またはこれは私が無視できることを示す警告です。ありがとう！
 
ライブラリプリミティブは、（AND、OR、NOT、DFF ...）リバティ（。LIB）形式にする必要があります。私はあなたが必要だと思う： - link_libraryとしてGSCLib_3.0.libを設定 - GSCLib_3.0.vを分析していない
 
私はGSCLib_3.0.vファイルを分析する必要がある理由は、私はCadence社で合成されていることuart_scan.vファイルからです。 Cadence社の用途はGSCLib_3.0.vのファイルになっていることをすべてのライブラリプリミティブ。このファイルを使用してuart_scan.vファイルで使用されている通常の（AND、OR、NOT、DFF ...）プリミティブは、UDPの私が前述したことを除いて見つけることができます。
 
RTL Compilerは、（Cadence社から）も合成する。libファイルが必要です。
 
右、私は誰Cadence社の回路を合成する。libファイルを使用すると思うが、私は今、私は、Cadence社に不慣れですので、私が持っているシノプシスのツールを使ってこのケイデンスの合成コードを使用しようとしている。人は、Cadence社の用途に利用可能であることをモジュールのような定義のVerilogコードのライブラリを提供。私はちょうど、ユーザーがDesign Compilerのは見ているライブラリにプリミティブを定義したとトラブルを抱えている。そこに使用されるすべての論理積とORSを定義するモジュールの定義は次のとおりです、とlib/GSCLib_3.0.vのファイルを解析することにより、それらの定義は、Design Compilerのuart_scan.vファイルで使用することができます。 uart_scan.vを起草しながら、それらを見つけることができるように、何らかの理由で、GSCLib_3.0.vのモジュールとは異なり、ユーザー定義のプリミティブがライブラリにデザインとして追加されていない。
 
私はあなたの問題を理解するが、DCはタイミングと。libから機能情報を必要とします。何らかの方法でudp_mux2/udp_dff Verilogソースコードを見つけていても、あなたのモジュールを合成するまたはDCを使用してタイミング解析や電力解析を行うことはできません。 Verilogファイルは、すべての必要な情報が含まれていません。ケイデンスのインストールディレクトリ内のGSCLib.libを探してみてください。
 
あなたの検索パスを使用すると、解析したすべての設計ライブラリを*ここ*を意味していることを確認してください。
 
そう、なら私は時間とパワーの分析情報を持つ。libファイルは、その後、私はちょうどライブラリにそれを含めるとそれが動作することを見つけるか？私はちょうどライブラリに含めるか、または私は別のコマンドを使用する必要があるため、それを分析するか？私は、タイミング情報を持っている。sdfファイルがありますが、私はlink_libraryが。dbファイルだけが取られると思います。
 
。作るdbファイルに次のものが必要です：1。 DC 2を開きます。 read_lib gsclib.lib 3。 write_lib gsclib - O gsclib.dbはtarget_library gsclib.dbセットlink_library {* gsclib.db}を設定し、それを使用するには
 
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