STATEマシンのVerilogの合成

A

ashgun

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私はVerilogのステートマシンのsythesisについてお知りになりたいすべてのこんにちは。基本的に我々は、CASE文は、マルチプレクサを合成と言うと我々はまたそのすべてのボディがマルチプレクサゲートまたはいくつかのより高いレベルのブロックを使用して私を何がハードウェアでのようになりますと、手段伝えることができるステートマシンのCASEステートメントを使用します。誰もが、これらのブロックで図を与えることができるあらゆる小型のステ​​ートマシンを取ることができます。
 
こんにちは、case文は、通常、MUXに変換されますが、uは私達が同じcase文を実装するために使用できるいくつかの複雑なライブラリセルを持っているとMUXに比べてより少ない遅延がある場合、いくつかのケースでは、ツールはその複雑なセルがかかり、この状況が発生しますロジックを実装します。に関して、ramesh.s
 
こんにちは私は、合成時に我々が書かれたコードのためのネットリストを得ることを知っているが、それは良いinterviesがHW期待する質問点灯THT becozのための書類を提出するPLZできるようなら我々は、MUXなどを得る場合のstatemntのためのそれは固定THTです。さようなら。
 

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