SDFアノテーションシミュレーションの質問

E

elvishbow_zhl

Guest
HI、すべて私の合成の後に、デザインにタイミング違反はありません。それから私は、sdfファイルを取得してncverilogを使用してネットリストのシミュレーションでsdf_annotateの()を使用してください。デザインがないSDFバックアノテーションを持たない場合、私はSDFファイルとsdf_annotateのを追加するときに、シミュレーションの結果はそうでなければ正しいか、結果が正しくありません。私は、次回をどうしたらいいですか?おかげで......
 
あなたのsdfファイルには、ポストレイアウト寄生抽出から来ている?それは最終的なポストレイアウトシミュレーションのいくつかの違反を見つけるためにあまりにも不思議ではない:のみ可能先端はあなたのsinthesysのプロセスをできるだけより堅牢にすることです!今まで必要以上に最悪のタイミング制約を使用する:desingは、より堅牢になるように!
 
あなたがSDFファイルに注釈を加えた場合あなたの前のシミュレーションでは、、結果はあなたのRTLシミュレーションを満たしていない。あなたは、合成用のスクリプトファイルを確認することができます。多分あなたのデザインは、サイクルの要件を満たすことができない。
 
SDFアノテーション前後の波形を比較し、設計のinitionにもっと注意を払う。多分リセット信号は、いくつかの問題があります。
 
[引用=莱莉]前の波形を比較して、SDFアノテーションの後に、デザインのinitionについてもっと注意を払う。多分リセット信号は、いくつかの問題がある。[/引用] --------------------------------------- ------------------------------------私は雅西に同意する、時には問題は、非同期リセットからです。場合、タイミングの問題は、シミュレーションの冒頭に起こるリセットのタイミングを変更し、おそらくそれが動作します。 - いつも@スマート
 
あなたのデザインを完了する前に、あなたは、ポストレイアウトのsdfで、ゲートレベルのシミュレーションを渡す必要があります。もちろん、PTは、タイミング検証のスピードアップに役立つかもしれない。再度、再合成、すべてのデザインのための時間を確保できない場合があります。インプレースの最適化、エコ、バッファサイズ、バッファの挿入を、試してみてください...最初の。
 
多分合成ツールおよびシミュレーションツールはtiming.So一違反している計算に異なるアルゴリズムを使用し、他はしない
 
[引用= elvishbow_zhl] HI、すべて私の合成の後に、デザインにタイミング違反がない。それから私は、sdfファイルを取得してncverilogを使用してネットリストのシミュレーションでsdf_annotateの()を使用してください。デザインがないSDFバックアノテーションを持たない場合、私はSDFファイルとsdf_annotateのを追加するときに、シミュレーションの結果はそうでなければ正しいか、結果が正しくありません。私は、次回をどうしたらいいですか?おかげで......[/引用]あなたは、STAをしたのか?そこをチェックするタイミングは詳細であり、あなたがバックアノテーションシミュレーションが必要ではないと思われる、レイアウトを完了していない場合、私は思った。
 
あなたの自衛隊がどこから来たか"結果が間違っている"とはどういう意味ですか??あなたのSDFが事前- SIM(DCを実行する)から来た場合、自衛隊は、あなたがそれの後のレイアウトのsdf場合、レイアウト後のSDFを得て、何を意味するのかのシミュレーションパターンは、エラーだけで波形(ゲートレベルのトレースを確認している必要望むものにするためですトレース、勧めます使用ドビュッシー)を使用するには、RTLを変更し、これが起こる理由を見つける波形でtimeing違反を見つけることができるか.....はず
 
通常、ポストシミュレーションの入力は(ネット&sdfファイル)は、バックエンドレイアウトの結果からです。バックエンドのレイアウトでは、クロックツリーとスキャンロジックが挿入されます。レイアウトの結果から、自衛隊は正確です。ただ、DCからの出力を使用する場合は、第一synthsysとして(例えばワイヤロードをとる)と推定され、多くの情報が正しくありません。このような状況では、さらにあなたがDCのタイミングレポート&PTのタイミングレポートを比較し、彼らはまた、完全に一致していない。 :)
 

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