SDCのいくつかのクロックゲーティングのチェックを無効にする方法？

[lx1019]

こんにちはすべて、PTを使用してSTAを実行する場合。それは** clock_gating_default **グループのいくつかの不要な違反を報告する。 PTマニュアルから、私はPTのコマンド"set_disable_clock_gating_checkの細胞は"これらの不必要な検査を無効にすることができます使用することによって調べる。しかし、SDCファイルでそれらを無効にする方法？バックエンドツールは、これらの不必要な検査を気にしないように。例えば、クロックゲーティングセルとしてANDゲートを取る。私は"set_false_pathへ[get_cells AND]を"使用する場合、PTは、セルが有効なエンドポイントではないという警告を与えます。ありがとう！

 

[chiplogic]

こんにちは、クロックゲーティングのチェックが不要なチェックではありません...デザインは任意のクロックゲーティングの違反があってはなりません。またset_disable_timing使用してクロックゲーティングのチェックを無効にすることができます...あなたはreport_timingでオプショングループの使用のみREG2REG/REG2OUT/IN2REGパスをダンプするためにPT依頼することができます... [QUOTE = lx1019; 923190]こんにちはすべて、PTを使用してSTAを行う。それは** clock_gating_default **グループのいくつかの不要な違反を報告する。 PTマニュアルから、私はPTのコマンド"set_disable_clock_gating_checkの細胞は"これらの不必要な検査を無効にすることができます使用することによって調べる。しかし、SDCファイルでそれらを無効にする方法？バックエンドツールは、これらの不必要な検査を気にしないように。例えば、クロックゲーティングセルとしてANDゲートを取る。私は"set_false_pathへ[get_cells AND]を"使用する場合、PTは、セルが有効なエンドポイントではないという警告を与えます。ありがとう！[/QUOTE]

 

[lx1019]

はい、クロックゲーティングは不必要ではありません。しかし、PTは、クロックゲーティングセルとして取るいくつかの細胞は私たちが望む本当のクロックゲーティングセルではありません。例えば、デバッグ目的のために出力するには、いくつかのクロックをMUX選択している。私はすべてのクロックゲーティングのチェックを無効にしたいのですが、唯一の不必要はありません。今私の解決策は"set_false_pathスルーclk_gating_cell"を使用しています。他のよりよい解決策はありますか？