"RFICデザインの質問

[electronics_sky]

私は現在、0.18ミクロン技術を用いたSiを使用してLNAを設計しています。私の目標= 15デシベルとOIP3のLNAは、NFが"二デシベル、ゲイン設計することです"-3、私は"4mAの。

私はLCインダクタソ¥ース変性トポロジの折り返しを使用しています。以下にいくつかの私の質問のとおりである：

1。折り畳まれたテクニックカス手法よりも優れたノイズ性能¥を提供することだろうか？

2。私の利得は- 50dBの私の設計のための取得（私はそれが間違っているよ...

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑み¥" border=¥"0¥" />

）、私は何が間違って私の回路で行っていただろうか？

3。任意のアイデア方法を改善するためNFはLNAの？

4。最初の段階NMOSのでは誘導雑音）（特にゲートは、NFを低減するのに役立ちますゲートでは
、 コンデンサソ¥ース端子を追加していますか？事前にありがとうございます。

 

[vfone]

ようこそカスと折り畳まれた間のRF性能¥には大きな違いがカスコード構¥造ですが、折り返しカス低電圧動作が可能¥です。

雑音指数は
、 入力デバイスのサイズを最小限に向上させます。

- 50dBの利得は
、 お客様のLNAの直流供給されていないということです。

 

[Guest]

4：パラレルキャップは、LG電子共鳴CGS単位系、増加するのに役立ちますは、入力質問し、NFを改善する

のがカスと折り畳まれた間のRF性能¥には大きな違いがカスコード構¥造され
、 コメント"ですが、折り返しカス低電圧動作が可能¥になります。"右、消費電力は2倍です。

 

[electronics_sky]

[引用="ネオ"] 4：パラレルキャップは、LG電子共鳴CGS単位系、増加するのに役立ちますは、入力質問し、NFを改善するネオは、より詳細な方法については
、 パラレルキャップのNFを改善するのに役立ちます説明するだろうか？どのようにLG電子とQに関連してですか？

これを証明するために任意の数式または直感的な方法を提供する可能¥性がある方法では？

ありがとうございました！

 

[Guest]

[No message]

 

[estradasphere]

[引用="electronics_sky"]
ネオ書き込み：

4：パラレルキャップは、LG電子共鳴CGS単位系、増加するのに役立ちますは、入力質問し、NFを改善するネオは、より詳細な方法については、パラレルキャップのNFを改善するのに役立ちます説明するだろうか？
どのようにLG電子とQに関連してですか？これを証明するために任意の数式または直感的な方法を提供する可能¥性がある方法では？ありがとうございました！

 

[electronics_sky]

こんにちはestradasphere、方法についての場合
、 私は非常にナローバンド（2.11G - 2.17Ghz、必要な帯域幅= 60MHzの）？

私は最初の段階のトランジスタのチャネルノイズを知ってLNAを設計dominatしかし、もし我々がゲートは無視して我々の計算で
、 それが主流となるノイズを誘発される。でゲートを軽減するため我々のゲートに、ソ¥ースで容量を追加するには、Q 1段のトランジスタを分離する必要があるノイズを誘発される。

ところで、あなたの提案ではなく
、 ゲート容量を追加するのカスコードLNAのNFはソ¥ースを改善するためですか？

カスコードトポロジーの場合は、i番目の段階PMOSの、CGS単位系の寄生容量が減少し
、 インダクタの負荷を使用することを考えています。誰もこれと同様のNFを改善するために役立つと思う？

として私は知っている、今後の改善のNFがあります小さいチャネル長と、私の数式は次のことを証明します知っているだろうか？もし我々が同じ幅/ 0.18ミクロンプロセスと1つの小規模のNFが提供されます0.5umプロセスからL比？

コメントをお願いし
、 私が正しい場合
、 私が間違っています。

ありがとう

 

[Guest]

electronics_sky、Ü CMOS低ノイズアンプの設計の最適化技術"に"ということが、それに役立つことがあります。

もしuを制御入力の質問の高さには、ウルに対応する
条件に一致する。

そして
、 プロセスの変動は、それ自体の隅から、右の入力トランジスタに苦しむのだろうか？

しかし率直に言って、estradasphereに言えば、追加CGS単位系のように私donnotも、いずれにせよ、それは一般的なアプローチではありません。

 

[electronics_sky]

こんにちはネオ、私は現在のCMOS低雑音アンプの設計最適化手法"と呼ばれるんだ"としかし
、 私は
、 そのアプローチが非常に何トーマスHリーGPS用の彼の"1.5v、1.5GHzのLNAで議論された"としてさまざまなことがわかりました。

私は、私を"そして
、 プロセスの変動は、それ自体の隅から、右の入力トランジスタに苦しむなるの意味を理解していない申¥し訳なく思って？"

 

[Guest]

あなたは液晶技術を倍に説明資料を与えるか？（私を意味する2つ折りカスいけない... ...しかしは、LC -隠す技法）。

BR

 

[estradasphere]

[引用="electronics_sky"]こんにちはestradasphere、方法についての場合
、 私は非常にナローバンド（2.11G - 2.17Ghz、必要な帯域幅= 60MHzの）？

やあ、

ので
、 あなたの入力2.1 GHzの正確に一致するを実現しなければならない場合は、"チップ"の狭帯域に一致し、上でより重要であることをするには、（ある場合は、パッケージ、その後に、チップ外のマッチングを行うつもりこれはもはや重要な）。iは
、 単純なSパラメータのモンテカルロシミュレーションを実行すると（多分20分）を受け取り
、 入力マッチングの変化を参照してください。LNAは可能¥な限り
、 私は私の回路ではあまりにも多くの要素を使用する避けることの単純なものがあります。

、小さい方のLでは
、 回路なぜなら、あなたは以下のノイズの少ない寄生容量が減るのトランジスタと同じ利得を得る最小NFを与えるあなたの質問に、私の意見では、Wを維持/ L比の定数です。もし私が間違っている私に修正してください。

 

[Guest]

私は両方のestradasphereとネオに同意しないでください。実際には、Cは、CGS単位系には、李（チェック）は
、 入力側の質問減るパラレル。は、QのNFは、LNAの性能¥の直線性に影響します。高いQ値は、小規模のNF。紙"のCMOS低雑音アンプの設計の最適化テクニックとして"は、ミスをそこにある。ときに
、 並列Cで、効果的な重量GMに変更される追加/局（CGS C）は、その大会重量以上ではありません。それと同じバイアス電流では、NFが低下することになります。式（26）が有効なされません。

 

[estradasphere]

音を立てない書き込み：

私は両方のestradasphereとネオに同意しないでください。
実際には、Cは、CGS単位系には、李（チェック）は、入力側の質問減るパラレル。
は、QのNFは、LNAの性能¥の直線性に影響します。
高いQ値は、小規模のNF。
紙"のCMOS低雑音アンプの設計の最適化テクニックとして"は、ミスをそこにある。
ときに、並列Cで、効果的な重量GMに変更される追加/局（CGS C）は、その大会重量以上ではありません。
それと同じバイアス電流では、NFが低下することになります。
式（26）が有効なされません。