Pure CMOSプロセスでのバンドギャップ基準電圧回路

S

slaphappybone

Guest
誰もがある可能¥朗読してあるとして勧告をどのような種類は、上記のトピックに関して？私は適切な電圧リファレンスが必要に設計純粋のCMOSバンドギャップ回路とさ測定値の私にはわからないようなもの。

ありがとう..

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"非常にハッピー¥" border=¥"0¥" />
 
私が推測"純粋な"が回路を意味する基本的な、または一般的なCMOSのバンドギャップ基準電圧。

以下は、学生をいくつかの広く使われて学部/ポスト教科書を使用し実践アナログICの設計と：

1。ジョンズ、マーティン、"アナログ集積回路設計"
2。グレー、マイヤー、ハースト、ルイス、"分析とICアナログ設計の"
3。アレン氏は、ホルベア"、"アナログ回路設計のCMOS
4。ラザヴィー、"デザイン回路のアナログCMOS集積"

あなたがそこにバンドギャップリファレンスデザインを見つけることができます。

 
http://www.edaboard.com/viewtopic.php?t=128223&highlight=bandgap

 
私はトランジスタのCMOS回路を完全に設計と好きです。時間のほとんどは、論文や雑誌を使用するの両方デジェネレートおよびCMOS ..

 
たぶんあなたは間違ってコンセプトを少し得る。参照では従来のCMOSバンドギャップは、技術のCMOSデバイスを固有のことを認識し、バイポーラの寄生バイポーラトランジスタを使用しているです。これは、プロセスメソ¥ッドで現在一般的です。

あなたは電圧を'参照してくださいできるリンコンモラÅの参照'で。これは、sa良い参照の参照をバンドギャップを設計。

ここに役立ちますがありますがいくつかの雑誌では。

 
Uはデジェネレートとしても同様の特性を地域サブスレッショルドすることができますで活動して使用してMOSFETを実現する参照のCMOSバンドギャップ純粋。欠点は、BJTのですが大きいの実現領域がバンドギャップに比べて、必要に応じています。

上記の梁のほかにもメソ¥ッドのKNで、紙添付することができます事実uが参照する。

 
私は悪い非常にはマッチングがないモスを使用してサブスレッショルドの場合は私がされたことを- 。の異なるサイズのダイオードを2つ使用-例えば、n -よくダイオードにp型ドレインはプロセスもが良いのn -。ちょうどその連絡先）を（、ドレインの描画四角形をコピーして構¥造体を貼¥り付け、この最初のダイオードリングの周りを8回です。今、あなたのVBEのデルタが使うことができます1時08ダイオード。

|--------| < -のN -も
| BBBランク|
|するBAB | < -のP領域に複数の
| BBBランク|
|--------|1つのノートでは、 -それはカットです酸化物と同じ場合は必要- 1つの大きな改善するよう繰り返し構¥造よりもできるよう1つ1つ少しダイオードと、同じ非接触FOXの距離などが一致するようになる彼らは。

今、あなたはVBEをしてデルタ、残りは（アンプ）..簡単にすべきこと

 
これは、アイデアが良い。しかし、シミュレーション実行のために使用することができますが、我々は前にモデル化することがありますか？今の私のプロセスが使用してイム、私は図書館で私のようなモデルを見つけることはできません。

 
こんにちは、electronrancher！
情報をくださいすべてをお持ちのどのように悪い通常の動作を比較地域サブスレッショルドに一致する

 
私は、の基準をサブスレッショルドマッチングはあるが、MOSFETのマッチングのVDSサイズとMOSFETの次の平方根をします。私は一部の最も傾向を期待マッチング操作の物理的なプロセスがためのマッチング条件（以下のMOSFETを、通常の不一致を-の領域とは無関係です彼らは。本質的に、モスは、拡散のマッチングができない競争が地域内のローカル統一されて非常に。

プロセスが提供されないことを残念に、もし私として私は-モデルは、あなた自身それをする必要があります解凍します。私は、0〜100uAでいる抽出P 0.1プロセス CMOSのは、N -もダイオードの2つの我々の別の（）工場から25 85。このモデルは、原油に見えるかもしれませんが、それは（仕事のnpn垂直提供して高いオプションプロセスとよく競争十¥分に、モデルがあった実数）。

実際には、トリックはロット番号ができるようダイオードが十¥分に大きい（5umx5umや変化に富んでそう）そこから多くのことを、変化、このエッチの依存度を酸化領域小さなしています。非常に小さいダイオードは、地域大規模な変化にダイオードがとして示し、エッジを比例粗くなるため、変動のVBEの大規模、範囲を必要と大きくトリム。実際には、ルールの親指良いエッジ丸いするよりも、pn接合はいるよりフラット底の深さですするよう接合または10倍5倍の幅。

 
私は地域のサブスレッショルドの不一致についてトランジスタ紙を発見した。

しきい値電圧のミスマッチやチップ内リーク回路のCMOS電流のデジタル。

本稿では、表¥示されます：固体回路、IEEEジャーナルの
出版日：2004年1月
巻：39号：1

引用：

我々は、さらに実験の結果を通じて、ペアトランジスタ閾値体制での作業のしきい値の不一致が悪く2つの要因によってとしてトランジスタ飽和またはリニア領域での作業に比べてできることを示す。
 
ニューロン：しかし、wパラメータは、このような/ lは何ですか？

 
こんにちはwjx197733、

の順序でサブスレッショルドのMOSを操作する、アスペクト比領域を大きくしたすることが占有される大規模な、これ。それはですがVthウル選択によってあなたがどのようにVGSは、コースの、より小さくなければなりませんVGSは。

 
こんにちはニューロンは：MOSはmsubthresholdのですか？とVGSは、しきい値電圧よりも小さいですか？なぜですか？

私は帯域幅と思いますしかし、なぜスルーに関連している率が回路に電圧である供給、バンドギャップ回路のようにMOSが飽和にする必要があります。

 
多くの文書は、私なら、そうそう

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />ありがとう！追加分後に3：ノーポイント

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デザインは参照典拠作業ではサブスレッショルドギャップの安定性が困難とrelibilityの私の条件。誰もが問題これにした経験を説明するために歓迎です。

 
あなたが技術することができますCMOSの使用時に、純粋なも使用substarte寄生pnpsします。

 
slaphappyboneは書き込み：

誰にどのような測定値の種類が利用可能¥です、任意の提言をして、上記のトピックに関して？
私は純粋のCMOSバンドギャップ基準電圧回路を設計し、私は読書の種類に適しているかわからないが必要です。ありがとう..
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