PSLを使用して機能カバレッジ

[ravi123]

私は2つの16ビットベクタのクロスカバーをやってみたいが、私はいくつかの条件を除外する。それは、PSLを使用して可能ですか？私にいくつかのリファレンスを提供してください。 thanx

 

[quake]

はい、できます。実際にあなたがこの http://www.edaboard.com/ftopic111575.html に次のトピックを参照することができますする必要はありません。

 

[soccer]

あなたが助けのためにPSLのいくつかの材料を見ることができます。

 

[aji_vlsi]

[引用= ravi123]私は2つの16ビットベクタのクロスカバレッジを実行したいが、私はいくつかの条件を除外する。それは、PSLを使用して可能ですか？私にいくつかのリファレンスを提供してください。 thanx [/引用]こんにちは、まだ正確に - PSLは、どんなあなたが探していることが解決し、SystemVerilogのcovergroupが完全にここに法案を合わせて"コンビナトリアル"問題の多くである、非常に単純な時間的な言語であり、temporalsのサポート機能カバレッジを行います例（より複雑な、有用なもののためにLRMを参照してください）：covergroup cross_cov @（sample_ev）; coverpointのuart_direction; / / TXまたはRX coverpoint baud_rate {ビンBR [] = {100,200,5000;}} / /数字は、必ずしもここに真の値は、クロスのcc uart_direction、baud_rate表す。endgroup：cross_covが他にもいろいろある - ビン、binsof、あなたがVERAまたはEに精通している場合、違法などを無視して、これはあなたのようになります。ところで - あなたがSVAを使用する場合は、時間的な部分は、SVによってSVAとクロスカバレッジによって定義することができます。 HTHあじ http://www.noveldv.com

 

[Arnold]

単に補正は、PSLサポート機能カバレッジのDO、pleseはABVに関する最新IUSの文書を参照してください。

 

[aji_vlsi]

[引用=アーノルド]だけ補正、PSLのサポート機能カバレッジを、DO、pleseはABV [/引用]これが私のポストに修正したかどうか不明について最新のIUSのドキュメントを参照してください - 私の記事を再読み込みした後、私はおそらく私を実現"VE意図したものと若干異なるメッセージを伝えた。ごめんね。 PSLは、機能カバレッジをサポートしていますが、真に"クロス報道"をサポートしていません。いずれにせよPSLがカバレッジ言語ではなく、時間的な言語であることが意図されていない、それは、機能カバレッジを収集するために"カバー"ディレクティブを持って行いますが、私が述べたように、それは限られており、その独自のセンスで強力ないくつかのものです。あじ http://www.noveldv.com