PLLは：サイクル助けてください滑り検出、検出器をロック、

[wylee]

, http://www.edaboard.com/viewtopic.php?p=597721#597721

safwatonline
参照する投稿回路http://www.edaboard.com/viewtopic.php?p=597721＃597721

については、ロック検出

何は以下のサイクルスリップ検出器（スリップサイクルれている問題/欠点を使用して検出器に接続）？

1。ウィルが検出される虚偽？（例：同じクロックの位相が異なる周波数）
2。検出方法accurrateは何ですか？
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[rfsystem]

2つの異なるトピックのページ：

1。ロック検出
2。サイクルスリップ検出

回路は、上記のスリップを検出するシングル。スリップ検出に使用される

Åの周波数を蓄積する2の間のスイッチングの位相をsynchroniousている伝票
b.chargepumpの増加利得がスリップする場合いくつかのセトリング蓄積（1つだけスリップを減少させる安定高速化）する

ロック検出が..感度、範囲ロック位相の使用別の回路をしなければならない様々な取引を

 

[Guest]

[No message]

 

[wylee]

返信safwatonlineから、こんにちはwylee、
i dontは、基本的な操作を除いてロック検出器についても多くの情報がありますが、とにかくここには何と思う私は：
サイクルが滑りロックを検出するようになる良いする方法、シンプルですが、それは、位相のアプリケーションのようにCDRのuはする必要がありますスイッチUIとの観点から検出のロックになるいくつかのaccuratlyていないことをuができる欠点がメインを検出のようにロックをラベリングのループは、その応じてこの値を（その逆）が検出非正確には本当にシンプルなソ¥リューションを行う一方、それは、もし私が検出uがしたい正確なアプローチにより解析を提案するカウンタ。
とにかくはっきりとすることは、あるモデルを大信号は意思が明白な解決策を使用した¥¥"Verilog - Aのインスタンス"の¥¥とシミュレーションを行うにはいくつか、この場合、設計する必要があります"が行わ¥¥とにかく私はPLLを推測¥¥"を中uはモデルウルでどのuはしたが既に必要だ選びました'¥¥にFFの行うサイクルは余分な滑りロック検出器よりもして、より何もuはですがすることができます参照してください。
残念私は脆く¥¥'tはもっと役立つ任意の。
について