PLLの質問は、経験豊富な人の助けが必要！

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ultra-neo

Guest
ここで、PLLの設計について難しい質問です。私は32.768K基準クロックを持っていると仮定し、どのように私は、FMバンド87-108MHZのLOに供給するアナログPLLを設計することができますか？選択する方法、PLL周波数に対して2xまたは4x LOを設計するには？時32.768kHzのに基づいてこれを設計する方法、チップ面積と消費電力を考慮して？ありがとう！
 
ここで問題がref周波数が大きい分周比の結果は非常に小さいことですが、LOの周波数は何でもかまいませんが、この周波数は、refを到達させるための適切な分周器を使用する必要があります....さらに、非常に小さなrefは行います分周器の問題を克服するためにループ帯域幅が小さく、VCOの小型の拒絶反応の結果、帯域内ノイズ、それは簡単だが、小さな仕切りで大きなNを取得するためにプリスケーラを使用しています。ループ帯域幅の問題に関して、私はFM要件が得意ではないだけど私は、彼らは難しいことではないと思います。 quistionは、VCOがそのような小さなループ帯域幅と帯域外ノイズの良好なレベルを達成することができますwetherです。再び小さな帯域幅は、VCOノイズが単に形でないことを意味します。
 
おかげで、aomeenはい、ループ帯域幅は約1/10-1/20 REF入力であるように、VCOノイズが十分に抑制されていません。他の、私はMHzの周波数は数十を生成するためにDPLLを使用する場合は、アナログPLLの基準周波数として、それを入れて、あなたのアイデアは何ですか？ DPLLの位相ノイズが大きすぎるように私は、その実現可能性について心配しています。
 
任意のベテランは、このPLLアーキテクチャについて良いアイデアを持っているのでしょうか？私は提案を感謝しています。
 
ITの貢献は、20 * log（n）の係数によって増幅されなければならないので、ハロー基準の位相ノイズが非常に重要です。我々は、卓越したPASEノイズのDPLLを持っていない限り...楽しむ
 
uは低refrence周波数を克服するためにオフセットPLLのようなものを使用することができますが、なぜ最初の場所で、低refを、私はuがチャネル間隔 "私は推測"されている100kのようなものを使用すべきだと思う
 
safwatonline、あなたのアイデアのおかげで、私は同じように言うオフセットPLLを見てみますが、高いrefは良いですが、それはまた、ビジネスのように、他人によって決定されます。
 
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