PLLのパフォーマンスを向上させる方法

[Haward Zhu]

こんにちはみんな、私は25MHzの晶質と200MHzの信号出力のクロックジェネレータの設計です。私はPFD CP LF VCOと分周器で構成された古典的なPLLコンフィギュレーションを選択しました。私は理論的には終了するべきではない静的な位相誤差を除去する方法について困っている。それは、CPとit400ps JCCの出力電圧のリップルが発生した場合私にはわかりません。と私はpnoiseシミュレーションについて質問があります。 "出力周波数掃引範囲は、"何を意味するのでしょうか？私は200MHzの出力用に10K-800Mを選んだ、と私は400ps JCCを得た。 iが範囲（例えば150M-300M）を削減する場合、結果が良くなる。私は少なくとも必要がある有効な？どのくらいの掃引範囲は何ですか？ありがとう！

 

[tony_lth]

それはあなたのPLLがロックしないと思われます。悪いPLL性能を引き起こす可能性が多くの理由があります。あなたは、解析に回路シミュレーションを貼り付けplsのでしょうか？

 

[magicfire]

私はあなたが持っているジッタはVCOのジッタがあると思います。とPLLは、低周波数におけるVCOのノイズは、ループ帯域幅によってフィルタリングすることができ、高周波数のノイズが非常に小さくする必要があります。そうinvaid周波数は、PLL f-3dBがから始めるべきであり、maxiumのはOSCの周波数未満の非常に小さくなければなりません。あなたは、低いミニューム周波数を選択することができます。