PLLのジッタについての質問

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leonwang

Guest
設計したPLLのジッタをシミュレートする方法、なんですか？ところで、私はケイデンスのツールを使用してください。とジッタを減少させる方法？どんな最適化はありますか？どうもありがとう。
 
高次フィルタと、良好なVCOのジッタを改善することができます。
 
高い利得と、パフォーマンスを改善するかもしれませんが、入力がクリーンでない場合は入力のジッタが多くを果たすには、グレイやリーのいくつかの論文を参照することができます。
 
あなたは、あなたのシミュレーションで転送フェーズのゲインの比をプロットする必要があります（位相ゲインイン/アウト）と今では私はあなたのシミュレーションでは位相のドメイン内にあると仮定（ジッタ最小化されている）あなたの必要性のためにLPFを最適化することができます。 VCO / POWER /レイアウトのノイズを考慮するよりも、ジッタがまだ良いではない場合。
 
FFT +約慎重にアイダイアグラム=>レイアウト、レイアウト、およびレイアウト
 
こんにちは、VCOの選択も必要です。いくつかのVCOの特定のアプリケーションのための他より優れていることがあります。インダクタは、非常に大きな役割を果たしている。あなたがチャージポンプを使用している場合、また、基準周波数発生器の世話をする必要があります。 BR M
 
おかげであなたのすべて。 1。私はケイデンスのツールを使用してください。どのようにジッタをシミュレートするために教えてください。アイダイアグラムの場合、精度は満足のいくものではない？ FFTの場合、どのようにそれを運ぶために教えてください。 2。私は、リングオシレータとVCOを設計した。ので、VCOからの低ジッタにいくつかの設計のスキルはありますか？ 3。今まで、私は他に何をすべきデジタル部分と等しく、現在のマッチ、等からの信号の立ち上がりと立ち下がり時間を作るために何をした？おかげで再び。
 
妖怪を使用してPOS -分周器はリタイミングが必要な交流のステップとVDCを追加する
 
あなたは、VCOの位相雑音を解析することができます。妖怪を使用してチャージポンプとdectectorによる位相ノイズフロアを分析するためにノイズのないVCOを用いた。
 
VCOの位相ノイズをシミュレートする方法は？ HSPICEまたはMathWorks社のMATLABを使用して？誰もがこのテーマにいくつかのMatlab M -ファイルやSimulinkのファイルを持って？
 
あなたは、位相雑音を加えることができますし、その後のジッタに変換する
 
位相ノイズを生成し、それがjiterに変換する方法は？ HSPICEまたはMathWorks社のMATLABを使用して？
 
あなたがPLLのジッタをシミュレートする場合は、制御電圧の変化を観察する境界線をシミュレートするために電源とグランドにインダクタを追加してみます。
 
huanchouこんにちは、それは私にジッタおそらく私はそれが右のジッタの周波数仕様その面でvco.isの制御電圧にリップルの面で10mVの変化を持っているfine.suppose包装etc.okのザッツによって引き起こさを与える必要があります私のジッタは= 10E - 3 *（VCOのゲイン）/（2 *π）です。その後、時間の仕様にこれを変換する方法。に関してamarnath
 
/ /デザイナ- guide.com：あなたは、時間** pからジッタ測定に関する情報を見つけることができます。ここでジッタ測定のためのリンクです。時間** p：/ / www.edaboard.com/ftopic78882.html
 
私は、PFDがjitter.butの主要なcourceではないことを、IEEEで最も論文で読んだことがあるuは、IAMは、最小限の遅延で広告フリップフロップのアーキテクチャを使用するためには12psと言えば非常に私のデッドzone.thenパルスを最小限に抑えることと思ういけない私は後の制御電圧にリップルを除去する方法があれば私は、それのほとんどをフィルタリングするローパスフィルタを使用できますが、周波数のジッタにつながる制御電圧のリップルを引き起こす時にロックの状態でPFDによって生成さロックは、それは私の周波数のジッタを最小化されず、これらの事が正しければ、位相ノイズが私に教えコントロールvoltage.please上の任意のリップルの影響を受けるので、またそれは、VCOの位相雑音を最小化する必要があります。に関してamarnath
 
こんにちは、amarnath、PFDは、主にPLLのどのようなSPEのカウスですか私はまた、このジッタの主な理由は何か、時間のパスを聖霊降臨祭の私のPLLがロックされている大きなリップルを持っている、とリップルがdecresedされていない？私ローパスを使用してくださいこのリップルをdecreseするフィルタリング、リップルは2usのtimepieriodを得たfoemのVCOの制御votageを参照してください。
 
ウルrefernce周波数はそれが参照するからかもしれないさざ波をチェックするものであるkhoulyスプリアス
 
[引用= jerryhuang]こんにちは、amarnath、PFDは私も私のPLLがロックされている大きなリップルを持っている？PLLのどのようなSPEの主カウスである、とリップルが時間のパスを聖霊降臨祭のdecresedされていない、このジッタの主な理由は何ですか？すべき私はこのリップルをdecreseにローパスフィルタを使用して、リップルは2usのtimepieriodを得たfoemのVCO [/引用]の制御votageを参照してくださいはいウル右extent.when UシミュレートウルPLLへのチップの環境に厳しい、それを公開することなく、その後、uは、これは（IAMは、チャージポンプ型PLLに用いられるフィルタの話ウル抵抗と直列になっている静電容量の値を増やして良い程度に最小限に抑えることができるコントロールで唯一reason.theリップルと思うかもしれません）...しかし、ウルあなたのロックtime.so行うには良いものに影響を与えるループ帯域幅を、小さくすると、さらにロックした後にリセットパルスを出力しません。PFDの他の種類を使用することですので、uはこれを行う妥協が再び存在する。に関してamarnath
 
おかげで、amarnath、私のPLLは、チャージポンプのようなPLLです、私の問題は私のPLLがロックされている場合、VCOの制御votageから見る場合には、大規模かつ低度数（120kHzの約）リップルが表示され、votageリップルが得たampiltudeは2mVのと同じ大きさなので、VCOの出力frequnceは、キャリアの群衆から200kHzのような大規模な導出を持っています。 [サイズ= 2] [色=＃999999] 4分後に追加：[/色] [/サイズ]の50MHz / Vについての私のVCOゲイン、2mVのリップルがaceptableではないので、しかし、この低frequnceがdescresedすることができないとこのbecaseローパスフィルタは、それが現実になることができる、低帯域幅、低ジアンフィルタが必要になります？ので、私はそのようなリップルの主な理由は何かを知ってほしい[サイズ= 2] [色=＃999999] 14分後に追加：[/色] [/サイズ] 2 khouly PLL、フラクショナルPLLですので、私のリファレンス群衆は20MHzです、スペースは300kHzですので、フラクショナルスプリアスです？ [サイズ= 2] [色=＃999999] 6分後に追加：[/色] [/サイズ]これは、VCOのcontral votageからリップルseee場合、VCO出力の度数から参照拍車ないので、私はそれがないと思うリファレンススプリアス
 
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