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ハワイ、
私は、VHDLのRAMを行っています。私はメッセージをこのすることができますコンパイルがしたシミュレーションを私は私が試してください:警告は:NUMERIC_STD.TO_INTEGER:metavalue 0を検出返す私がやったすでに:modelsim.ini = 1 NumericStdNoWarningsトピックとして他の内と言われてそれがあります。
私がModelSimのだとのVHDLの専門家は本当にありません。私は、コードを与えることに私は、おそらくそれは私を助けることができるするに役立つ。
多くの非常にありがとうを***********************のRAM ************************
コード:
使用IEEE.Numeric_Std.all;エンティティsync_ramは
ポート(
クロック:トライステートに。
我々:トライステートに。
住所:std_logic_vectorで。
datain:std_logic_vectorで。
dataout:アウトstd_logic_vector
);
エンドエンティティsync_ram;sync_ramアーキテクチャのRTLはタイプram_typeは、配列(0〜(2 ** address'length)-1)std_logic_vector(このdatain'range)です。
信号ラム:ram_type;
信号read_address:std_logic_vector(address'range);始めるRamProc:プロセス(時計が)です始める
rising_edge(クロック)している場合
もし我々= '1'し - ecriture
ラム(to_integer(符号なし(アドレス)))<= datain;
エンド場合はtrue。
read_address <=アドレス;
エンド場合はtrue。
エンドプロセスRamProc;dataoutの<は=ラム(to_integer(符号なし(read_address)));エンドアーキテクチャのRTL;
私は、VHDLのRAMを行っています。私はメッセージをこのすることができますコンパイルがしたシミュレーションを私は私が試してください:警告は:NUMERIC_STD.TO_INTEGER:metavalue 0を検出返す私がやったすでに:modelsim.ini = 1 NumericStdNoWarningsトピックとして他の内と言われてそれがあります。
私がModelSimのだとのVHDLの専門家は本当にありません。私は、コードを与えることに私は、おそらくそれは私を助けることができるするに役立つ。
多くの非常にありがとうを***********************のRAM ************************
コード:
使用IEEE.Numeric_Std.all;エンティティsync_ramは
ポート(
クロック:トライステートに。
我々:トライステートに。
住所:std_logic_vectorで。
datain:std_logic_vectorで。
dataout:アウトstd_logic_vector
);
エンドエンティティsync_ram;sync_ramアーキテクチャのRTLはタイプram_typeは、配列(0〜(2 ** address'length)-1)std_logic_vector(このdatain'range)です。
信号ラム:ram_type;
信号read_address:std_logic_vector(address'range);始めるRamProc:プロセス(時計が)です始める
rising_edge(クロック)している場合
もし我々= '1'し - ecriture
ラム(to_integer(符号なし(アドレス)))<= datain;
エンド場合はtrue。
read_address <=アドレス;
エンド場合はtrue。
エンドプロセスRamProc;dataoutの<は=ラム(to_integer(符号なし(read_address)));エンドアーキテクチャのRTL;