LVSは、時には失敗successed

A

aboriginemm

Guest
同じ回路図と同じレイアウト、LVSは私に異なった結果が得られた。 si.outでは、ネットリストのあいまいさがランダムに選択このrandome選択時には右時々間違ったことで解決されたと述べた。このチップは、実際に動作しますか？いずれも、前に同じような状況がありますか？
 
それがランダムに選択することによって解決することができれば、それは彼らが異なりましたが、トポロジー的に同じであることを意味 - 例えばあなたが直列FETの文字列を並列に接続しているが、すべての中央ノードをブリッジしない大カスコードスタック、LVSのナットを駆動します。彼らはすべての始まりと同じ時点で終了しますが、あまりにも多くの簿記は厳然、概略ワイヤにネットを1:1に解決するには、no区別で、中心部にあります。あなたがシャッフルにそれはあまりにも多くの同じに見える、非差別化されたネットを持っている場合、時には "問題"は、LVSの能力（またはアテンションスパン、どこかのプログラマーによって設定）を超えていることができます。これは、あなたが簡単にツー解決するネットリストを取得するにはサブノード異なるが、同等の "橋渡し"のように、あなたの回路図/レイアウトを変更するために必要な場合があります。それだけでやり遂げるの利益のために、電気的にも優れているからではありません。私が今まで傷つくことなく、それを何回も見てきました。あなたが選択は時々 "間違っている"と言う理由が、私は理解していない。
 
回路図とレイアウトLVSを "助ける"ために、曖昧さが消えるの両方にラベルを追加..
 
[QUOTE = JoannesPaulus] LVSとあいまいさが消える "を助ける"ための回路図とレイアウトの両方にラベルを追加.. [/引用]ありがとうございます。 LVSは、この方法できれいです。これが唯一のシミュレーションツールの欠陥ですか？実チップでは、右のネットリストを認識し、機能的にはうまくいくだろうか？
 
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