ISE 6.1でVerilogを合成した後の階層を見ることができます

[Bartart]

こんにちは友人！私はfloorplanerでhierarhyを見ることができませんsynthese後、ザイリンクスのISEとVerilogファイルを使用して問題を持っている。私はチェックと外しsyntheseオプションメニューで"hierarhy保つ"まだ何も変更を持っている。奇妙な、私はVHDLのコードを使用する場合、私は問題のあらゆる種類を持っていないということです。任意のアイデア？感謝BART

 

[ashishjindal76]

これは非常に珍しいashishのようです

 

[Bartart]

こんにちは！問題は、幸いにも解決されました。エラー - 私のスクリプトで間違ったスイッチが主な問題でした。 ：？ BART