inoutのとVerilogで

[dexter_ex_2ks]

こんにちは、Verilogで問題がある。
.

RAMの読み書き
私は
、 非同期
のテストベンチを行う必要があります。

ファイルhttp://www.asic-world.com/examples/verilog/ram_sp_ar_aw.html＃Single_Port_RAM_Asynchronous_Read /書き込みでは、チュートリアルの位置しています。
is inout
,and my question is in the testbench how do I declare data (if i declare reg [DATA_WIDTH-1:0] data
,I can't read/write data in the simulation,I know it is bi-directional,but I don't know how to declare it the testbench).I set we = 1, cs = 1 for writing ,and we = 0, oe = 1, cs = 1 , and I had changed the address and data (and the clock is ticking) but the data will not change.

まあ私の問題があります：bit_vector データinoutの
であり、私の質問は
、 テストベンチでどうやってデータを宣言することです（もし私が 登録番号
を宣言する [DATA_WIDTH - 1：0]データを
、私は読むことができない/シミュレーションでデータの書き込み、私は知っているそれは双方向であるが、私はどのようにテストベンチを宣言する）のか分からない。私たち= 1セット、情報= 1を書き込むことは、我々 = 0のoe = 1、情報= 1、と私は変わっていたアドレスおよびデータ（およびクロック）が刻々と過ぎているデータは変更されません。

ですから
、 私は、お邪魔していない場合は
、 テストベンチで、私を助けることができる（私）はideeaどのように双方向で動作する双方向ポートがあります。
非常に、ありがとうと天気の良い日があります。<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"とてもハッピー¥" border=¥"0¥" />

 

[Guest]

[No message]

 

[rberek]

場合、信号はトライステート、別のレジスタで駆動としては、RAMのinoutのポートに接続している宣言は
、 テストベンチでのトライステートバスします。DATA_WIDTH 16であると仮定します。

したがって：

コード：] data_drvr [15:0登録番号;

トリ[15:0]のデータ= data_drvr;