HDLへのモジュールを掛けます。

[karper1986]

ごVHDLのこれらの翻訳で私を助けて。感謝

モジュールは、（乗算
CLKの、
、乗算
被乗数、
結果
）;

入力CLKの。
入力は乗算器を[午後03時];
入力は被乗数[夜三時には];
出力結果を[31:00];

結果]レッグ[を31:00;
abs_multiplicand]レッグ[を15時00分には。
レッグのLSB;

整数i;

常に@（被乗数または乗数）
始める
結果=（16'h0000、乗算器[15]？乗算器：乗数）;
abs_multiplicandは=]被乗数[15？-被乗数：被乗数を。

15の（i =;私は> = 0;私=私は- 1）
始める
LSBは=結果[0];
結果=結果>は> 1>;

（存在する場合はLSB == 1'b1）
始める
結果はabs_multiplicand結果[を30:15] 31:15] = [;
終了

被乗数場合（（！

 

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