"HDLの合成にどのような

[davyzhu]

こんにちはすべて、

私のVerilog / VHDLの初心者のとき、私はそれを書くが、私はイメージをどのようデジタル回路のHDLには、それをすることができますあなたを推薦いくつかの文献を合成することができますか？

ところで、私はテスト用のFPGA、および私が使用するISEおよびシンプリシティ。

よろしく、

デービー朱

 

[jitendra]

やあ、
より良いアプローチを任意のckt設計を紙の上で最初にして
、 ハードウェア設計に書き込むコードは
、 紙のデザインに応じています。
このメソ¥ッドは
、 既に開発したコードから合成した後に生成されるハードウェアを可視化するのに役立ちます。
図書については、私が検索されますと知ってみましょう。

 

[craftfox]

あなたは非常に有用な本の名前を読むことができます"をVerilog HDLの合成と文化入門"。このフォーラムでは無料でダウンロードできます。

 

[cawan]

ハードウェア記述言語のために
、 レジスタ転送レベルに（RTL）の設計合成することができますHDLの立っている。がサードパーティの合成ツールは
、 市場で入手できるのはかなりの数：symplicity、レオナルドスペクトル、高精度、アール...とにかく、あなたも合成を実行するように伊勢を使用することができます。最高のタイミングを計算し
、 最適化の最新のService Packをインストールするには覚えている。予¥約に関して、i"は"スミスダグラスによるHDLのチップ設計をお勧めします。

 

[Guest]

こんにちは、

どのようにHDLのスタイルを特定のRTL回路を合成する変換を体験する最良の方法はHDLのコーディングスタイルについてはチップの製造元からの文書です。ほとんどのFPGAのOEMの一般的なコーディングガイドラインについては
、 文書のこのような公開の例のステートマシンを行うのためにも具体的なガイドラインである。これらのガイドラインは良いデザイン慣行として一般的なリファレンスとして使用することができますが
、 また最適化設計のための
、 特定のプログラミングのアーキテクチャに関する情報を埋葬している。

同じ行に沿って、EDAツールのデザイナーは
、 文書の公開は、HDLのコーディングスタイルとは
、 特定のデバイスアーキテクチャの合成結果の間の橋。

最後に、最善のアプローチは小さなモジュールを作成し
、 参照してください方法は、RTL来たです。あなたのシンセサイザーのようなexcercisesより実務的な知識をより多くのあなたの経験を開発します。あなたとどのような終了コードの特定の部分の回路図をクリックすると
、 プログラマになるだろう理解を深めることはめったにないのRTLをご覧になった結果。

これはHDLの例の本質ですが、離れてIcを統合し
、 回路のビルディングブロックから取得したい。それはあなたのデザインの動作は
、 ハードウェア記述言語は
、 いくつかの方法のプリミティブを使って達成することができますを使って書くということです。

 

[spriteice]

こんにちは私もFPGAへの初心者の午前

これまで私はシンセサイザーとしてXSTのとSynplifyを使用している。

Synplifyでは、"RTLのプロフィール"は
、 お客様の設計を視覚で見ることができます。より小型の設計では
、 このしてください。

 

[Guest]

[No message]

 

[claint]

場合は
、 符号化回路の前に仕様を満足に関するいくつかのアイデアがある必要がありますいくつかのbooks.Youを読むことができます。そこでいくつかの基本的なcirciutsおよび関連するHDLコードを知られている必要があります。

 

[kasra1357]

やあ、
私が参照してください場合、Xilinx社のFPGAで動作するようにします。
がザイリンクスのWebサイトで多くのガイドのISE（そしてまた
、 ディレクトリ）には、HDLのコードをより良いconverterted（）指定された論理アーキテクチャに合成reperesentている。
また
、 それぞれのシンセサイザーのようなsynplifyやレオナルドやFPGAのPDFには
、 構¥造改善のロジック回路に合成された説明が付属して表¥現する。

Kasra

 

[Guest]

詳細な回路にコードを合成するために、試すことができます

もしそうしない場合はできませんが、おそらく
、 いくつかの基本的な確認してください

デジタル設計図書あなたの記憶をリフレッシュします。

敬具
davyzhu書き込み：

こんにちはすべて、私のVerilog / VHDLの初心者のとき、私はそれを書くが、私はイメージをどのようデジタル回路のHDLには、それをすることができますあなたを推薦いくつかの文献を合成することができますか？ところで、私はテスト用のFPGA、および私が使用するISEおよびシンプリシティ。よろしく、デービー朱

 

[freeinthewind]

HDLのゲートネットリストに合成される。Ŭ合成合成ツールのスケマティックビューアツールを使用した後は
、 回路アーキテクチャを参照することができます。

 

[nittinsharma80]

すべての基本的なsynthsis書籍を読む。
たとえばフリップフロップ、ラッチ、マルチプレクサおよび合成の各文の意味を視覚化しようとするような基本的なデジタルブロックのRTLコードを理解してみてください。
RTLの行の差を取得し
、 この例で合成されたロジックを比較した場合
、 なぜこの起こっていることを理解することができます参照してみてください。

 

[umairned]

あなたは非常に有用な本の名前を読むことができます"をVerilog HDLの合成と文化入門"。

 

[Guest]

これは、"高度なsynthysis技術"またはDcUltraマニュアルを読むことがありますが、これは巨大なハードな仕事です適しています。

 

[Guest]

いくつかの基本的なデジタル知識を勉強する必要があります

Verilog HDLで勉強する前に。

敬具
davyzhu書き込み：

こんにちはすべて、私のVerilog / VHDLの初心者のとき、私はそれを書くが、私はイメージをどのようデジタル回路のHDLには、それをすることができますあなたを推薦いくつかの文献を合成することができますか？ところで、私はテスト用のFPGA、および私が使用するISEおよびシンプリシティ。よろしく、デービー朱

 

[wolfheart_2001]

"VHDLのプログラマブルロジックの"著者"ケビンskahil"で優秀な本です

これウル質問の良いdisscussionが含まれます。頑張って。