gatedのクロックで

[vsrpkumar]

ゲーテッドクロック直流formailty.Iによって検証さとANDゲートとclock.Howの負のエッジでのDCの場合formality.Thankingを確認する同期信号を有効にゲーテッドクロックを使用しています
クマー

 

[fpga_asic_designer]

クロックゲーティングロジックは
、 常に電力を節約する良い方法です。
形式的なセットアップで、任意のverification_clock_gate_hold_mode設定

それに役立ちます希望

vsrpkumar書き込み：

ゲーテッドクロック直流formailty.Iによって検証さとANDゲートとclock.Howの負のエッジでのDCの場合formality.Thankingを確認する同期信号を有効にゲーテッドクロックを使用しています

クマー

 

[Guest]

[No message]

 

[sumit_techkgp]

やあ、これは別の提案は、ウルは、DCからとSVFはスクリプトを保存し
、 後で形式を使用して読み込まれます。これらの変更は形式的に受け入れられる