fpgaadvantage

[fakeha_s]

私は私がFPGAの利点をソフトウェアで使用するVerilogコード、どのように私は、ブロックダイアグラムを生成するには、このコードを使用することができますし、ステートマシン図を持っている

 

[mohammad abdul moniem]

HDLのメニューからインポートHDLファイルを選択してuはそれを変換するかを選択できます

 

[fakeha_s]

私は、このオプションを使用されているが、ブロック図は、プロシージャの後に私は（利点のバージョン4）マニュアルイムの指示に従ってきた表示されません

 

[ljkong]

多分コーディングスタイルは、FSMへの変換にFAには適していません。あなたがデザインには階層がない場合、FAは、ダイアグラムをブロックするように設計を変換することはできません。その間、あなたのverilogコードをインポートする際に金融庁とブロックダイアグラムに変換するオプションを選択する必要があります。