FPGA上に40 MHzの入力クロックから27MHzのクロックを生成する

[ep20k]

みなさんこんにちは、私はFPGA上で40 MHzの入力クロックから27MHzのクロックを生成し、これが可能な場合は考えていると思います。 FPGAは、ザイリンクスのSpartan II XC2S100です。すべてのヘルプは大歓迎です。 ep20k

 

[zzzyin]

あなたは、ザイリンクスFPGAデバイスでCLKDLLを推測できます。 CLKDV_DIVIDEが整数値になります。おそらく27MHzの作成にCLKDLLsの組み合わせが必要です。したがって、それは、近い周波数にお勧めかもしれません。 （40MHz/1.5 = 26.7MHz）、次のザイリンクスのマニュアルからの例です。これが役立つことを願っています。 CLKDLL CLKDLL_instance_name（。CLK0（user_CLK0）、。CLK180（user_CLK180）、。CLK270（user_CLK270）、。CLK2X（user_CLK2X）、。CLK90（user_CLK90）、。CLKDV（user_CLKDV）、ロックされた（user_LOCKED）、。CLKFB（user_CLKFB） 、CLKIN（user_CLKIN）、RST（user_RST））;。。defparam文CLKDLL_instance_name.CLKDV_DIVIDE = integer_value; / /（1.5,2,2.5,3,4,5,8,16）defparam文CLKDLL_instance_name.DUTY_CYCLE_CORRECTION = boolean_value; / /（ TRUE、FALSE）defparam文CLKDLL_instance_name.STARTUP_WAIT = boolean_value; / /（FALSE、TRUE）

 

[ep20k]

とにかくしかしおかげで|：[引用= zzzyin] 40MHz/1.5 = 26.7MHz）[/引用]こんにちはzzzyin、私もそのことについて考えたが、私は27MHzの持っていると思います。多分他の誰かが考えを持って？ ep20k

 

[jcchan]

FPGAのPLLマクロを使用するには

 

[ep20k]

[引用= jcchan] FPGA [/引用]でPLLマクロを使用するには、この話をしているのですか http://www.xilinx.com/bvdocs/appnotes/xapp174.zip