FPGAデザイン（ザイリンクスLUT-4問題）に役立つ

[sekonder85]

こんにちは皆、私はSpartanシリーズFPGAを使用してプロジェクトに取り組んでいます。私の設計では4トップブロックが含まれ、彼らはサブブロックを含んでいて、そのように書きます。問題は、私はプロジェクト全体を合成しようとしたときに私は、LUT-4が95％使用されていることがわかりますが、それが不可能であるということです。私のFPGAは、私のプロジェクトのために十分な大きさだからです。しかし、私は私の4ブロックを合成するとき、私は、LUT-4の使用量がそれぞれに％2を超えていないことがわかります。私は私はこれらの4つのブロックを組み合わせて全体のデザインを合成したときに何がこの増加したLUT-4の使用を引き起こすことを頼む...助けてくれてありがとう...

 

[tlp71@hotmail.com]

あなただけではあなたのブロックをsintetyzeと、XSTはロジック無接続の多くをカットしている可能性があります。あなたがしようとしたときにanithing削除することはできませんプロジェクト全体を聖霊降臨祭。何が起こるかを確認する最善の方法は、ザイリンクスの聖霊降臨祭のケースを開くことです。あなたは彼にあなたのプロジェクトを送信することができると彼らは答えることができます。あなたがあなたのプロジェクトを共有することができるような場合や他の人の聖霊降臨祭。さようなら。グラム。

 

[sekonder85]

返信いただきありがとうございますしかし、私は理由を発見し、それを解決する...

 

[cherukukeshav]

uはそれが他の人を助けることができるように、私達とそれを共有することができます。問題と解決策何だったの... - Keshav