FPGAからメモリブロックを推論することなく、DPRAM

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aravi.ab

Guest
こんにちはすべて、私は、FPGAとVHDLに新しいです。私は、コードを合成するが、それは自動的にram.Iは、専用レジスタでそれをやってみたいブロックを推論され、私はVHDLで2次元配列を使用する場合は、ブロックmemory.Butを推論することなく、DPRAMを設計しようとしています。感謝
 
使用synthesyserのユーザガイドの分散RAM（BRAMを使用していないラムの名前である）のVHDLテンプレートが存在する必要があります。 XSTユーザーガイドは、ザイリンクスのために。また、synthesyserの設定でBRAMの使用を禁止することができるはずです。また、ザイリンクスでは、RAMブロックまたは分散する必要があるかどうかを指定するための特別な制約があります。
 
好奇心のうち：DPRAMは何ですか？ ？デュアルポート[COLOR = "シルバー"] ​​[SIZE = 1] ---------- 23時32分----------前の投稿で追加されたポストが23時18分であった - -------- [/SIZE] [/COLOR]あなたは、RAMを確保したい場合は、分散として合成される - それは非同期にします。そんなに私が保証することができます。実際には、合成ツールは、BRAMを作成することはかなり難しい。今日は以前に実験していた、私は私が試した方法ハードBRAMない問題として、ザイリンクスのXST合成するRAMモジュールを取得することができませんでした...
 
あなたは、RAMの推論を制御​​するためのグローバル設定およびインスタンス固有の合成属性を使用することができるはずです。少なくともそれは、アルテラのQuartusでうまく動作します。
 
あなたのコードを表示しているFPGAベンダのところに移し、作業を教えてください（ザイリンクス、アルテラ）
 
私はあなたには、ザイリンクスを使用していると仮定します。 ISEであなたのデザインを配置するPlanAheadツールを使用することができます。これには、特定のプリミティブにネットのセットをドラッグアンドドロップすることができます。だからあなたのDPRAMを選択して、分散RAM上に置きます。あなたは、ザイリンクスの上位バージョン（10以上かもしれない）したい。しかし、分散RAMは、RAMをブロックに比べて量の少ないことに注意してください。だから、大規模な分散DPRAMを使用することはできません
 
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