"FIFO18

[choonlle]

ザイリンクスのFIFOの設計では、どのような理由で3 CLKサイクルのための同期リセットを使用している？

 

[echo47]

これはおそらく、FIFOのパイプライン、または改善された速度でいくつかのシリコン保存されます。

言葉では、Virtex - 5ユーザーガイドから：リセット
リセット複数の非同期信号レートのFIFOであり、同期型FIFOの同期。
リセットの3つのサイクルのすべての読み取りおよびアドレスカウンタを書いて

、 電源投入後にフラグを初期化するリセットするためにアサートされる必要があります。
リセット、また、メモリをクリアしないと

、 出力レジスタをクリアしない。
リセット時に高、EMPTYおよびALMOST_EMPTYアサートされると1、FULLとALMOST_FULLを0にリセットされる設定されます。
リセット信号の高は

、 少なくとも3つの読み取りクロック用にする必要がありますと

、 すべての内部状態を確保するためのクロックサイクルの書き込みが正しい値にリセットされます。
リセット中、RDENとミソ¥サザイ低開催される必要があります。

 

[choonlle]

あなたはなぜそれはおそらく、速度を向上させるいくつかのシリコンに保存した？理由は何ですか？

 

[Guest]

[No message]

 

[echo47]

ほとんどのパイプラインシステムを同期的にリセットするために、余分な組み合わせロジックを必要とぎこちないです。このロジックは
、 めったに（電源投入などの場合のみ）後に使用されていますのは無駄です。余分なロジックやシリコン消費電力の最大クロックレートの減少があります。ザイリンクスの設計者は
、 おそらく長いリセットパルスが徐々には、FIFOパイプラインを介して伝播することにより
、 リセットロジックを簡素化する方法を見つけた。

それはちょうど私の推測です！