ERROR:XSTで:1534、739、1431 - エラーが検出された

T

toki_rnm

Guest
以下のエラーが検出されました..ノードが複数のクロックによって制御されているように見えるためにシーケンシャルロジック - 1534:XSTで:plzは私にそれらのエラーを修正助ける。 ERROR:XSTで:739 - 信号のロジックを合成に失敗しました。 ERROR:XSTで:1431 - ユニットを合成に失敗しました。ライブラリのIEEEのコードは次のようになります。iee.std_logic_1164.allを使用し、使用するIEEE。 std_logic_arith.allは、エンティティのclk_gnrtrは、ポート(:; Y、エール、zのトライステートに:CLK、リセットinoutのトライステート);であるエンドclk_gnrtr、clk_gnrtrの行動のアーキテクチャは、信号のカウントです:;:STD_LOGIC_VECTOR(3信号のcount1 STD_LOGIC_VECTOR(0 downto 3) 0)downto、信号のcount2:STD_LOGIC_VECTOR(0 downto 2)、信号count3:STD_LOGIC_VECTOR(0 downto 6); = '1'をリセットするプロセス(CLK、リセットが)始まる始まる"してカウント
 
[引用= toki_rnm]以下のエラーが検出された..ノードが複数のクロックによって制御されているように見えるためにシーケンシャルロジック - 1534:XSTで:plzは私にそれらのエラーを修正助ける。 ERROR:XSTで:739 - 信号のロジックを合成に失敗しました。 ERROR:XSTで:1431 - ユニットを合成に失敗しました。ライブラリのIEEEのコードは次のようになります。iee.std_logic_1164.allを使用し、使用するIEEE。 std_logic_arith.allは、エンティティのclk_gnrtrは、ポート(:; Y、エール、zのトライステートに:CLK、リセットinoutのトライステート);であるエンドclk_gnrtr、clk_gnrtrの行動のアーキテクチャは、信号のカウントです:;:STD_LOGIC_VECTOR(3信号のcount1 STD_LOGIC_VECTOR(0 downto 3) 0)downto、信号のcount2:STD_LOGIC_VECTOR(0 downto 2)、信号count3:STD_LOGIC_VECTOR(0 downto 6); = '1'をリセットするプロセス(CLK、リセットが)始まる始まる"してカウント
 
次の2つのクロックのエッジでカウント1を割り当てています。唯一の1クロックのエッジの下にそれを割り当てることがあなたの必要性。あなたのツールでサポートされている論理合成可能なコードは何かのヒントを得るために。あなたは、コードブロックとそのハードウェアの対応のためのテンプレートを持っている合成のマニュアルを見つける必要があります。デザインは、メモリつのクロックを持つ4つのカウント1の作成のようです。 - アムルアリ
 
あなたは、イネーブル付きFFがコーディングされているどのようにシンセサイザーの文書をチェックする必要があります。有効にされ屋は、エッジを使用してチェックされるべきではない。それは、レベルとしてチェックする必要があります。あなたがそれをエッジとしてチェックする必要がある場合、以下を実行する必要がありますし、クロックとし、ゲート内の単一の屋は、その後のcount1のクロックとして使用する。 - アムル
 
としてPLZがシンセサイザーのドキュメントを参照して以前の記事で述べている...私は、ザイリンクスのISEを使用していることを参照してください。それはうまく編集メニューの準備ができて参考のために利用可能な言語のテンプレートを書いています。
 
あなたは構文が正しいかもしれないとして、HDLでコーディングを開始するが、それはそれは実装可能ではないとなると使用不能コードいつ並列最初のソフトウェアの言語を忘れないで実行する二つのブロックで変数を使用しないでください...そのハードウェアが利用可能templetsがあなたのコードは、デジタル回路に到達する方法を考えてみて参照してくださいと思う。とコードよりも、いくつかの最も単純なコードは、ステップの加算器、4ビットの加算器、フリップフロップ、カウンタ、で好き...して、複雑な設計を始める....ツールとHDLをと行く方法をあなたがおわかりいただけたと思います
 

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