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vandelay
Guest
私は、DDR2 SDRAMを含む信号処理カードをレイアウトしています、私はバスのルーティングに関するいくつか質問があります。私は16ビット幅のデバイスのデータグループで始まっている、と私は20mm + /を使用して私のFPGAに配線データビット、ストローブ、およびビットマスクに成功しました - 固体、NO·ビアを使って0.1ミリメートル長いトレース5ミル幅を真下にグランドプレーンを配置します。私が読んだマニュアルは "バイト·レーン"として、すべてのバイトのためにストローブとビットマスクを使用してデータ·ビットをグループ化を示唆、しかし私は（バスにビアを追加する）を損なうことなくバイトレーンに16ビットバスを分離することはできません。データバスはかなり短いので（20ミリメートル）、私はほとんどの点での信号の間の約3倍のトレース幅の間隔を持つ単一のレーンに、全16データ·ビットとそれに関連するストロボ/ビットマスクをインターリーブで済むことを願って、まだでそれを使用フルスピード（667）は、DDR2レイアウトの経験を持つ人はそれに私の頭を放棄することはできますか？私は、個々のバイトレーンを簡単にグループ化するために2つの8ビットのRAMを使用することができますが、私はこのように、1つだけのRAMチップを逃れるために16ビットのデバイスをご希望のように、これはコストに敏感なプロジェクトです。また、私は右、5mil幅20ミリメートル長いトレースを使用してスキンの効果の問題に実行されません？