DDR SDRAMコントローラの設計

[tinytseng]

この経験の助けを持って誰もができる私は、DDR SDRAMコントローラの設計を行いますが、私は（それはVerilogでPOSとNEG clkの両方を使用することをおすすめされていないため）、システムクロックのPOSとNEGエッジの両方でデータをキャプチャする方法を知っているDNT私ですか？

 

[rjainv]

あなたのシステムクロックの倍周波数で動作している別のクロックでデータをキャプチャし、SDRの変換にDDRを行うことができます。ところで、着信データは、データをキャプチャするためにDQSを使用する必要があります。私が言ったことと、アウトバウンドの場合も同様です、高い周波数CLKはDDR、SDRへの変換を行うことができます。

 

[hawk_chenbo]

クロックがLowの内部バスからのデータは32ビット幅で、データ[15:0]出力できるクロックがHighの出力とデータ[31:0]を言う。

 

[nemolee]

私が知っているように、入力データをキャプチャするための2つの方法があります。一つは、位相シフトされたクロックでデータをキャプチャしています。その他は、DQS遅延します。私は、これらのアプローチを試みることはありません。誰もがこれらの方法を試していますか？みんなにあなたの経験を共有してください。ありがとう。