CPLDを使用して、ザイリンクスFPGAの構成に関する問題

[deebar]

こんにちは、すべて：私は使用してCPLDの（XC9572）とconfigのFPGA XC2S50および構成モードでは、私が初めてsucceedeスレーブなParallel.Forれて、FPGAはseconde時間well.Butに動作してフラッシュROMには、FPGAが破損している。 1：次のように私はいくつかの質問があります。それはPROGがハイになる端子のINIT前にハイになってピンが必要ですか？ 2。私のフラッシュROMの密度は、私が設定は完了です知ることができる方法をFPGAのコンフィギュレーションの必要性よりも大きい場合と、FPGAに設定データを読み込む？構成は、確かに完成されている場合、まだ負荷をFPGAにデータをCPLDの何が起こるのだろうか？FPGAが損傷することはできますか？誰も私を助けることはできますか？ありがとうございます米私の母国語が英語でないので、私の英語は、良くありません。

 

[maestor]

こんにちはdeebar、私は考えていないされていることを炒めるFPGAに簡単です。あなたはXXより長い期間（データシートを確認してください）、撮像300nsのためのPROGを＃ローに駆動する必要があります。次にDoneとLowに＃を初期化します。のINIT＃は、それがハイに完了すると、（今回のFPGAの内部メモリをクリアして）しばらくの間ローに留まります。その後、DONE信号がハイになるまで、データをクロックを開始、それはあなたが終了したら、低悪いニュースになるのINIT＃のデータをクロックしている場合ログイン任意のより多くのデータをプッシュする必要はないということは、CRCエラーが意味しています。二つの非常に一般的な誤りがあります。バイトスワップflash_data（0） - FPGAのflash_dataで> D7の（7） - これはRBTのあなたのファイルで使用しているフォーマットの依存しており、ビットは、データのバイトスワップする必要がありますファイルのFPGAで> D0は（中で食事をされていない場合ハードウェア）。 HEXフォーマットは、交換することができるかどうかは、ファイルの生成（ISEでの例PROMGenのための）ファイルの生成に、設定が正しいわけではないのflgaに依存します。設定の多くは、あなたが2回、それを再プログラムすることができるかreporgrammingに対してFPGAを保護する場合exmpleには、そこにあります。その私に顔をしているが、それが役立つ幸運をよろしくお願い- Maestorを

 

[bubber1974]

あなたがプログラム時間の長時間端子をLowレベルにプルダウン場合は、FPGAを、やけどすることが可能かもしれない。私はそれに関連するすべての問題を経験したことがないザイリンクスのデータシートでは問題に言及。