CLBにFFを推定

[sriramsv]

こんにちは

私は、FPGA 3質素ビットレジスタを128しようとする推測しています。ときに私がデザインを私が実装設計"getはエラー時に段階のマッピングはパッケージされ、デバイスが大きすぎるために与えられた。"

それはdoesn't xc3s200パッケージには、マッピングされてフリップフロップをIOBはとIOBはして十¥分です。

CLBをですが、どのような方法からフリップフロップを推論することができます私は？

あなたの助けが評価されて非常に。

感謝

sriram

 

[tkbits]

モジュールレベルのトップとして出力128ビットモジュールを使用しないでください。

 

[zcq]

すべての合成ツールがCLBフリップフロップからすることができます推論。

-9、
zcq

 

[echo47]

コードを表¥示お問い合わせください。

何がソ¥フトウェアを使用していることは？

これは、XSTを実装ISEの使用vq100は罰金- 3s50。大きな期待と1つの出力IOBには、私はレジスタは、作成者：
コード：

モジュール上（CLKのうち、）;

入力CLKの。

[127:0]カウントregの= 0;

出力アウト。=カウント[127]アウト割り当てます。常に@（posedge CLK）は開始

カウント<=カウント 1;

終了

endmodule

 

[Guest]

[No message]

 

[tkbits]

しかし、ビットのレジスタ出力の128 VHDLでポートが一部の（インターフェイス）、合成は動作しますが、実装は、IOBは、レジスタを移動することがありますしてください。

ているIOBはまたはCLBをFFがそれがない場合は本当に重要。とした場合、すべての128の出力は、ピンのIOされてビットが接続さに、あなたのパッケージが小さい場合も、デザインを取得する"大すぎる"というエラーメッセージ。

 

[ukapil]

無効にする継手の設定IOBの。

 

[Guest]

says

私は tkbits
何に同意する意見
引用：FFがCLBをまたはIOBはされている場合、それは本当に問題ではない。
すべての128の出力ビットは、IOピンに接続している場合は、あなたのパッケージが小さすぎる場合は、"デザインを得るが大きすぎる"エラーメッセージ。