CICデシメータ回路はどのようにCICフィルタの面積を減らすことができます？

[kuohsi]

こんにちは、すべて私がシグマ - デルタADCのためにCICデシメータフィルタを設計しています。私は、デシメーションレートR = 1024を仮定することはできますか？ R = 1024は、大規模な数です。それは、大規模な回路の面積を持っていますか？どのように私は、CICフィルタの面積を減らすことができます？ありがとう！

 

[FvM]

プレーンCICデシメーションは、より洗練されたFIRフィルタデシメータのために必要な乗算のための努力は避けなければならない古い時代からのテクニックです。彼らはまだ有用です。 Rと他のパラメータに応じて、個々のデシメータの段階で必要なビット数は、文献で見つけることができます。

 

[RBB]

1：あなたが最初の質問のいくつか自問する必要があります。私のデシメーションファクタとは何ですか？どのは、1024のように述べてきました。 2。あなたは、CICフィルタを見ているので、どの位まであなたの最初のサイドローブを交換する必要はありません？これは、CICフィルタの段数を設定します。 3。今あなたはステージの数なら知って、ご希望の信号を複数の段階で歪んでされていないことなど、あなたのサンプルクロック周波数に比べて十分に小さいあなたの帯域幅は？ 4。また、面積の推定値を判定できるように、レジスタと加算器の数、プラスの段階のあなたの決定数の各レジスタと加算器の大きさを、決定することができます。また、くし及び/またはサイズを小さくするインテグレータのいくつかが、増加するクロック周波数、電力消費のコストで、最大平行できます。

 

[kuohsi]

1：[引用は= RBB]あなたが最初の質問のいくつか自問する必要があります。私のデシメーションファクタとは何ですか？どのは、1024のように述べてきました。 2。あなたは、CICフィルタを見ているので、どの位まであなたの最初のサイドローブを交換する必要はありません？これは、CICフィルタの段数を設定します。 3。今あなたはステージの数なら知って、ご希望の信号を複数の段階で歪んでされていないことなど、あなたのサンプルクロック周波数に比べて十分に小さいあなたの帯域幅は？ 4。また、面積の推定値を判定できるように、レジスタと加算器の数、プラスの段階のあなたの決定数の各レジスタと加算器の大きさを、決定することができます。また、くし及び/またはサイズを小さくするインテグレータの一部を並列が、増加するクロック周波数のコストでこのように消費電力。[/引用]ご返信いただきありがとうございます！できます。そしてその後私は、CICデシメータを設計し、その1ビット入力と16ビット出力。どうやって計算することができますの16ビット出力時のSNR のか？どうすればエージェントbulitとCIC Simulinkモデルを設定することができますか？どうもありがとうございました！

 

[FvM]

[引用]どのようにして16ビットの出力でのSNRを計算することができますか？[/引用]質問は、SDの理論ではなく、CICデシメータの特性によって応答しなければならない。

 

[kuohsi]

こんにちは、すべて私がシグマ - デルタADCのためにCICデシメータフィルタを設計しています。私は、デシメーションレートR = 1024を仮定することはできますか？ R = 1024は、大規模な数です。それは、大規模な回路の面積を持っていますか？どのように私は、CICフィルタの面積を減らすことができます？ありがとう！

 

[FvM]

プレーンCICデシメーションは、より洗練されたFIRフィルタデシメータのために必要な乗算のための努力は避けなければならない古い時代からのテクニックです。彼らはまだ有用です。 Rと他のパラメータに応じて、個々のデシメータの段階で必要なビット数は、文献で見つけることができます。

 

[RBB]

1：あなたが最初の質問のいくつか自問する必要があります。私のデシメーションファクタとは何ですか？どのは、1024のように述べてきました。 2。あなたは、CICフィルタを見ているので、どの位まであなたの最初のサイドローブを交換する必要はありません？これは、CICフィルタの段数を設定します。 3。今あなたはステージの数なら知って、ご希望の信号を複数の段階で歪んでされていないことなど、あなたのサンプルクロック周波数に比べて十分に小さいあなたの帯域幅は？ 4。また、面積の推定値を判定できるように、レジスタと加算器の数、プラスの段階のあなたの決定数の各レジスタと加算器の大きさを、決定することができます。また、くし及び/またはサイズを小さくするインテグレータのいくつかが、増加するクロック周波数、電力消費のコストで、最大平行できます。

 

[kuohsi]

1：[引用は= RBB]あなたが最初の質問のいくつか自問する必要があります。私のデシメーションファクタとは何ですか？どのは、1024のように述べてきました。 2。あなたは、CICフィルタを見ているので、どの位まであなたの最初のサイドローブを交換する必要はありません？これは、CICフィルタの段数を設定します。 3。今あなたはステージの数なら知って、ご希望の信号を複数の段階で歪んでされていないことなど、あなたのサンプルクロック周波数に比べて十分に小さいあなたの帯域幅は？ 4。また、面積の推定値を判定できるように、レジスタと加算器の数、プラスの段階のあなたの決定数の各レジスタと加算器の大きさを、決定することができます。また、くし及び/またはサイズを小さくするインテグレータの一部を並列が、増加するクロック周波数のコストでこのように消費電力。[/引用]ご返信いただきありがとうございます！できます。そしてその後私は、CICデシメータを設計し、その1ビット入力と16ビット出力。どうやって計算することができますの16ビット出力時のSNR のか？どうすればエージェントbulitとCIC Simulinkモデルを設定することができますか？どうもありがとうございました！

 

[FvM]

[引用]どのようにして16ビットの出力でのSNRを計算することができますか？[/引用]質問は、SDの理論ではなく、CICデシメータの特性によって応答しなければならない。