ASICシミュレーション対FPGA

[no_mad]

こんにちは、私は私の同僚でこの引数を持っていた。引数は任意のデザインをFPGAボード上で検証された場合、それはSDFファイルとASICのシミュレーションツールで再度確認する必要があります。このデザインはどんなバグやグリッチテープアウト後にすることなく動作することを確認することです。デザインは、FPGAボード上で動作している場合、私の同僚によると。従って、それは間違いなくASIC上で動作します。しかし、私の引数は、遅延や不具合に関するものです。以来、この二つ（ASIC N FPGA）は、異なるアーキテクチャを持っています。我々はすべて知っているように、FPGAはゲートであるPLAとASICです。私は、FPGAがあなたのアルゴリズムを検証し、確認する良い方法であることを理解しています。あなたの意見を共有し、高く評価。事前のおかげで、- no_mad

 

[stevepre]

あなたの同僚は、主に右ですが、もちろん、あなたは、タイミング制約が良いとverfiedでなければならないことを確認する必要があります。グリッチや遅延？遅延は、タイミング解析（STA）でキャッチすることができます。グリッチ？グリッチはあらゆるデザインにあふれている。とFPGAとASICの両方に不具合があります。しかし限り、それは同期設計だとそれがタイミングを満たしているとして、それは動作します。

 

[ami]

こんにちは、私の最近のテーピングアウトチップは、私の経験のいくつかを両方のFPGAボード＆シミュレーション（RTL＆ゲートレベル）によって確認され、ここにいるされます：1。 FPGAボード上でコードを検証することによって、あなたはそのあなたのチップの機能も確認してください可能性があります。いくつかの機能は、RTLシミュレーションでの確認が非常に長い時間を必要とし、FPGAが唯一の選択肢ですがあります。 2。直接 - - FPGAを用いた以外は、> ASIC tecnology、SDFファイルを使用してゲート/タイミングを確認が必須です。ここでの問題は、機能がタイミングではありません。 3。私は、慎重にRTLシミュレーションでチェックする任意のコードを感じる---> + + + SDFタイミングがOKチェックFPGAボードでも実行---> ASICチップを動作させるには、[OK]。 rgrds、

 

[bajahaya]

こんにちは、それはそれはFPGAの設計で実証されている場合、チップはfuntionaly ASICでよく動作するという必要はありません。理由：FPGAの配線は、それはすでにその構造を持ち、唯一の我々は短絡各CLBに接続するようにする相互接続配線を駆動する制約を意味しています。これとは対照的にASICがdifferntルーティングトポロジを持っています。 FPGAのマッピングはそれぞれのarchitecutureて行われるものであり、データの到着が早いすぎるかもしれないので、それは以下の地域と少ない遅延があるかもしれない今度は、同様にそれゆえASICをより多くの遅延がより多くの領域を使用することができます。 ASICでは、今日利用可能なタイミング要件とツールに関する良好な制御を持っているFPGA.Soにいるそこにさopmitization、で非常にスマートなFPGAで実証済みのデザインがASICで同じように機能するかどうか私達は保証することができます。我々は常にロジック/検証の機能を確保するためにリアルタイムdealyとも知っているSTAとワイヤーのParistic抽出のための設計フローに行く必要があります。よろしく、ALI

 

[SkyHigh]

no_mad、FPGAは、ラピッドプロトタイピングの生地です。あなたのRTLデザインの機能が動作することを確認するためにも使用。親指のルール：あなたが一番下に降りてくる前に、上部のものは常に正しい。あなたがフロアに進む前に、ビューのASIC点からは、合成後の後のSTAを渡す必要があります。経験：あなたは、合成後の後にSTAを渡す可能性がありますが、SDFで、レイアウト後のシミュレーションを渡すことができません。 ASIC設計は芸術である：違いは何ですか。 FPGAデザインはおもちゃです。あなたがASIC行うことができます場合は、FPGAを行うことができます。しかしではない、その逆。