ASICの設計フロー

[dhaval parikh]

[こんにちは友人私は、Verilog合成における最適化の種類についての完全なASIC設計フローと情報を望んでいる。]

 

[haneet]

dhaval外出先でこのリンクを考えた。それはこのスレッドでのみです。 http://www.edaboard.com/ftopic210745.html 。

 

[Hards]

ヘイDhaval UだけのASIC設計フローのためにスミスの本を読むとリズムのマニュアルは、このリンクを使用するために役立つ読んで http://www-ee.eng.hawaii.edu/〜msmith / ASICの/ HTML / ASICs.htm＃anchor11320 [ / URL]

 

[anishrai]

uは任意のVLSIの書籍を参照することができます....それらのほとんどは、流れを与える...屋スミスウィルは非常に有用である

 

[dsairajkiran]

こんにちはdhaval、ASICフロー.....仕様---->動作記述---->シミュレーション---->合成--->ゲートレベルのネットリストが得られる---> flooorplanningを（パワープランニング)--->の配置--->道のルートが含まれています---> RC抽出--->遅延計算--->タイミング解析--->クロックツリー合成--->タイミングの最適化（クロック)--->詳細なルーティングを伝播--->パワー解析による - - > DRC/LVS---> GDS2。合成の最適化中にエリアの最適化を行う領域またはtiming.Byデフォルトのツールのために行うことができます。