AHDLマニュアルおよびLCELL情報をもっと見る

[Guest]

私は最近、@ ltera ACEX1K50はチップがありますが十¥分に速いベースの設計に取り組んでいるが、ツーリングお粗末な結果を生成します。私は
、 関連の質問が以前あったとngjh（多くのおかげで
、 貴重なヒントを受け取った！）

しかし
、 次のステップは
、 私はまだ難しい
、 良いドキュメントLCELLを運ぶのプリミティブに関する検索を見つける@ lteraのWebサイトとそのサポートするための質問では
、 検索にもかかわらず。私は書類又はこれらのプリミティブについてへのリンクをお願い申¥し上げます。

私はこのようなベンダーを使用して縮小されて特定の事柄が、それは大きな問題になるはずですが何とかそれらの部品の特定のコンポーネントに分離しておくためのコードの移植性を知っている。と私は
、 チップは
、 この特定の製品の寿命とにかく中に変更されないと考えている。

Additionaly、それだは、VHDLシミュレータではなく
、 それらの速度のための重要な部分AHDLを使用して、自分が良いと
、 生成されたロジックをより詳細に明示的な制御を取得します。あれば良いのドキュメントまたはブックのどこかAHDLカバーもありますしたがって
、 私は本当に不思議。

事前に任意およびすべてのヘルプのおかげで、

テッド

 

[news]

Opera to norweska przeglądarka, która cieszy się umiarkowaną popularnością, jednak cały czas jest w biznesie. I planuje sporą ekspansję na rynku niemieckojęzycznym.

Read more...

 

[ngjh]

再び、私の

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"とてもハッピー¥" border=¥"0¥" />'ACEX 1Kは
、 プログラマブルロジックデバイスファミリデータシート'で
、 アルテラのWebサイトのチェックの下にある機能¥の説明'。ようこそ、あなたの情報はACEXの内部構¥造については見つけることができます。

LCELL（LE）は1つのロジックの要素を使用して実装されます。参照してください、16ページで、私は何LCELLの入力が起こると思う最初の4つのLUTの入力を占有して出力するために登録をバイパス線を通過するの図です。

キャリーとCASCADEはプリミティブについては、これらの手段の並べ替えている
最小遅延します。シナリオはXOR関数8 LEを必要と想像してくださいキャリーのプリミティブを使用すると、実験室内のすべてのLE一緒に連鎖することができます。がなければ、原始的なLEをいくつかのラボの周り、それ故に、遅延が増加散在している場合があります。私が言わんとして午前を理解することを願って

<img src=¥"http://www.edaboard.com/images/smiles/icon_lol.gif¥" alt=¥"笑い¥" border=¥"0¥" />

。

することもヘルプで詳細情報を探しますMaxplusまたはクによって（で）遠方監視を提供します。

私はAHDL b4使用havent。あなたが正しいかもしれない。しかし、あなたがコントロールするのと同様のレベルのVHDLを使用して入手することができる必要があります。ちょうどあなたのコードは
、 低レベルで書かれていることを確認します。

アルテラによると、AHDLは
、 アルテラの販売代理店から購入することができます手動で。

 

[Guest]

[No message]

 

[wjhzhx]

AHDLアベルのような言語は、それが良いと
、 生成されたロジックをより詳細に明示的な制御を取得、それはあまりにも時間を無駄にされている模擬問題がある場合
、 あなたの設計をシンプルにされていません