80MHzから[時計] 26.6Mhz。

[pjyc]

HI THERE。私は私のシステムでは80MHzのクロックを持っている。そして我々は、80MHzから26.666Mhz取得する必要があります。 （80MHzの/ 3 = 26.666Mhz）ソースコードの下には、26.6Mhzのクロックgeneraterの一部です。我々は、シミュレータによって良い結果を持っている。しかし実際のシステムは良いでした。それについてどうするanyting提案できる人はいるかな？おかげで。 [コード]ライブラリのIEEE; ieee.std_logic_1164.allを使用して、使用ieee.std_logic_unsigned.all、エンティティclk26Mはポート（CLK：; OUTCLKトライステートに：バッファトライステート）、つまりエンドclk26M、clk26Mのアーキテクチャp1は、信号のカウントです：STD_LOGIC_VECTOR（2 0）downto、信号DIV2：トライステート;信号div3：トライステート;信号dlydiv3：トライステート;開始 - 分割2プロセス（CLK）が開始する場合（clk'eventとCLK = '1'）しDIV2

 

[gnomix]

このコードを試す：OUTCLK、トライステートに：：）ライブラリのIEEE; ieee.std_logic_1164.allを使用する;使用ieee.std_logic_unsigned.allエンティティclk26Mはポート（CLK、リセットされるトライステート出力）、エンドclk26M、clk26MのアーキテクチャP1は信号のカウントです：STD_LOGIC_VECTOR（0 downto 1）、信号CK1、ck1_dly：トライステート; = '0'、'0を数える"をリセットする（リセット、CLK）プロセスを開始するには）始まり、CK1

 

[nand_gates]

私はウル問題を抱えて！ウル内部信号DIV2、div3とdlydiv3が同期している必要があります！あなたは、これらのフリップフロップにリセットを追加していない！ゼロに初期化すること！シミュレーションではそのような、ランダムなヴェールにリセットを強制する必要がありますがいけないいるプ。 ';信号div3：トライステート：= '0'; = '1：トライステート：[コード]信号DIV2とつのシミュレーションをお試し信号dlydiv3：トライステート：= '1'; [/コード]ここで、回路は、シミュレーションのいずれかで動作文句を言わない！ここに修正したコードです！ [コード]ライブラリのIEEE; ieee.std_logic_1164.allを使用して、使用ieee.std_logic_unsigned.all、エンティティclk26Mはポート（CLK：;：std_logicで; OUTCLK：rst_nトライステートにバッファトライステート）、つまりエンドclk26M、clk26MのアーキテクチャのP1は信号であるカウント：STD_LOGIC_VECTOR（0 downto 2）、信号DIV2：トライステート;信号div3：トライステート;信号dlydiv3：トライステート;開始 - 分割2プロセス（CLK、rst_n）が開始する場合（rst_n = '0'）その後、DIV2

 

[dBUGGER]

こんにちは、おそらくこれを試して、私はこれが少なくスペースをとり、また、より高いクロック周波数で動作すると思います。何か問題が私に知らせてください場合...よろしく、

 

[nand_gates]

はい！ dBUGGERで提供される回路は、リセットしなくても正常に動作します！しかし、CLKとCLK_OUTの間の位相関係は、ロジックの電源を入れるたびにランダムになります。ここでもう一つの欠点は、posdegeとネガティブエッジの両方が必要とされるのプです！

 

[kala]

あなたは、ザイリンクスFPGAを使用している場合は、最良の方法は、CLKDLLを使用することです...カラアザール

 

[pjyc]

すべての感謝。私はdBUGGERの回路はリセットなしで正しく動作することをチェック。私は私のシステムで80MHzから26.88Mhzを持っている。どうもありがとうございました。

 

[kamejoko80]

あなたがクロックのデューティサイクルを気にしないのであれば、あなたは私のコードを使用することができます[コード] //========================= N / /入力CLKで分周システムクロック、：2005年9月7日/ /目的上=========================== / /クリート出したDivOut / /我々は、他のアプリケーション/ /除数はN = 3 //========================である必要としますためDivOutのposedgeを取得============================モジュールPulseDiv（CLK、DivOut）、入力CLK、出力DivOut、REG [1:0] DivCount。 / / 2 ^ 2 = 4> 3 REG DivOut; / /分周器出力に含まパラメータ除数= 3; / / N = 3常に@（posedge CLK）のDivOut