8ビットALUのVerilogコードが必要です

[chooandmi]

こんにちは！私は工学Electicalよ勉強。しかし、それは私だ難しい。それが起こっているashameがキャッチcoulnt私は。私はModelSimを与えた使用してアルミをハードウェアを完了ビット8
加算、減算、乗算、除算のオプションと2ビットセレクト信号。
私が起動する方法をしたアイデアをしない。progammingできますし、ウィザードのヘルプを手伝ってくれる？遅かれ早かれが優れている

 

[ramana459]

このコードは、サンプルの。
演算子のシンボルwont仕事のザイリンクス分割が
分割するアルゴリズムを使用して書く必要がありますのみモジュールalu_code（CLKの、リセット、bのうち、SEL）を。
入力CLKを、リセット;
入力は[7:0]、b;
入力はSELを[1:0];
出力がを[8:0];
レッグ[8:0]出力;常に@（posedge CLK）は
場合（リセット）
アウト= 9'bX_xxxx_xxxx;
他
ケース（SEL）を
00：アウト= 1 b;
01：アウト= 1 - b;
10：アウト= * b;
11は：アウト= 1 / b / / / /この演算子は、ザイリンクスで働くことができない
endcase

endmodule

 

[Guest]

[No message]

 

[ljxpjpjljx]

ALUは必要のバージョンを別のコードが違う！

 

[manish12]

ライブラリのIEEE;
使用ieee.std_logic_1164.all;
使用ieee.std_logic_unsigned.all;
-------------------------------------------------- ----------
エンティティvhdl_aluは
ポート
（：std_logic_vector（7 downto 0）;
b：std_logic_vector（7 downto 0）;
SELに：std_logic_vector（3 downto 0）;
cinを：トライステートに。
イ：アウトstd_logic_vector（7 downto 0））;
エンドvhdl_alu;
-------------------------------------------------- ----------
のvhdl_aluデータフローは、アーキテクチャが
-------------------------------------------------- ----------
信号緬：std_logic_vector（7 downto 0）;
信号論理：std_logic_vector（7 downto 0）;
-------------------------------------------------- ----------
始める
-------------------------------------------------- ----------
選択2 downtoとSELを（0）

緬<= 1が"000"、
1"001"、
- 1は"010"、
bときに"011"、
b 1"100"、
b - 1"101"、
b"110"、
b cinをするときに、他;
-------------------------------------------------- ----------
選択2 downtoとSELを（0）

ロジック<=ていないとき"000"、
はbが"001"、
aとb"010"、
またはb"011"、
NAND型b"100"、
またb"101"、
のxor b"110"、
は論理和（XOR b）は、他;
-------------------------------------------------- ----------
SELを（3）を選択します
イ<=緬とき'0'、
ロジック、他の人;
-------------------------------------------------- ----------
エンドフロー;あなた自身のあなたのことができます追加