Nov 20, 2012 #1 T tiportoolmo Guest みなさん、こんにちは。私は65nmのCMOSでフルフラッシュADC 4 Gサンプル/ sのためにこの回路を設計する必要があります。それを行うにはいくつかのルールがありますか？例えば、どのように私はこの回路でW、IバイアスとRLOADを選ぶことができますか？私は、大きな助けを必要としてください。回路：
みなさん、こんにちは。私は65nmのCMOSでフルフラッシュADC 4 Gサンプル/ sのためにこの回路を設計する必要があります。それを行うにはいくつかのルールがありますか？例えば、どのように私はこの回路でW、IバイアスとRLOADを選ぶことができますか？私は、大きな助けを必要としてください。回路：
